JP2017069455A - 半導体装置の製造方法 - Google Patents
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Abstract
Description
20 半導体基板
24 酸化膜
26 レジストマスク
30 第1開口部
32 第2開口部
34 第3開口部
36 凹部
38 アライメントマーク
40 不純物拡散層
Claims (6)
- 表面に第1の膜が形成された半導体基板を準備する準備工程と、
第1開口幅を有する第1開口部と前記第1開口幅より広い第2開口幅を有する第2開口部とを備えたレジストマスクを前記第1の膜上に形成するホトリソ工程と、
前記レジストマスクをマスクとして、前記第1の膜の前記第1開口部に対応する領域に前記第1の膜を底部とする第1凹部および前記半導体基板の前記第2開口部に対応する領域を露出する第3開口部を前記第1の膜に形成する第1エッチング工程と、
前記第1凹部および前記第3開口部を有する前記第1の膜をマスクとして前記第3開口部に対応する前記半導体基板の領域に不純物を注入する不純物注入工程と、
前記不純物を前記半導体基板内に熱拡散する熱拡散工程と、
を備えた半導体装置の製造方法。 - 前記第1エッチング工程で形成される前記第1凹部の底部から前記半導体基板までの前記第1の膜の膜厚は、前記不純物注入工程で前記不純物が前記第1の膜を透過して前記半導体基板に到達しない厚さである、
請求項1に記載の半導体装置の製造方法。 - 前記熱拡散工程の後に、前記第1の膜をマスクとして前記半導体基板の前記第1開口部に対応する領域に第2凹部を形成する第2エッチング工程をさらに備えた、
請求項1または請求項2に記載の半導体装置の製造方法。 - 前記第2エッチング工程の後に、前記第1の膜を除去する第3エッチング工程をさらに備えた、
請求項3に記載の半導体装置の製造方法。 - 前記熱拡散工程の後に、前記第1の膜を除去するとともに、前記半導体基板の前記第1開口部に対応する領域に第2凹部を形成する第2エッチング工程をさらに備えた、
請求項1または請求項2に記載の半導体装置の製造方法。 - 前記第1エッチング工程では、前記レジストマスクの開口幅の狭い部分のエッチングレートが前記レジストマスクの開口幅の広い部分のエッチングレートより遅いマイクロローディング効果により、前記第1凹部および前記第3開口部を形成する、
請求項1から請求項5のいずれか1項に記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP (1) | JP6585453B2 (ja) |
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2015
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