JP2831847B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特にメサを
有する素子において次の工程で必要となるパターン合わ
せマークを十分な深さでかつ高精度に形成することので
きるリソクラフィ技術に関するものである。
（従来の技術） 半導体装置の内、HEMTなどのガリウム砒素（GaAs）デ
バイスでは、電子供給層がガリウム砒素ウエハ上にエピ
タキシャル層として形成されている。このためデバイス
形成にあたっては、電子供給層を分離するために不必要
な領域を除去してメサ状のエピタキシャル層を形成する
必要が生ずる。
また、通常はこの不要領域の（以下分離領域という）
の除去工程時に後続のパターニング工程の際に必要な合
わせマークも同時に形成する。
第２図はガリウム砒素デバイスにおける従来の製造方
法の一例を説明する工程別素子断面図である。
第２図に示す製造方法では、電子供給層の分離領域を
除去する際に同時に合わせマークを形成するようにして
いる。
まず、第２図（ａ）に示すように、GaAs基板３上にバ
ッファGaAs層２およびエピタキシャル層１を形成したも
のを用意する。なおエピタキシャル層１としてはN+−Ga
As、Ｎ−AlGaAs、アンドープAlGaAs等を順次エピタキシ
ャル成長させた複合層を通常用いる。
ついで第２図（ｂ）に示すように、レジスト４を全面
に塗布した後、周知のリソグラフィ技術を用いて素子部
電子供給不要部分５および合わせマーク部分６を開孔す
る。その後第２図（ｃ）に示すように、この開孔された
レジスト４をマスクとして所望のエッチングを行い、開
孔部のエピタキシャル層１およびバッファGaAs層２の一
部をエッチング除去して分離領域７および合わせマーク
部分８を同時に形成する。
第２図に示す製造方法では、通常エピタキシャル層１
の厚さは1000Å以下であり、最終的に形成されるエッチ
ングの深さはバッファGaAs層２を一部エッチングするよ
うに1000〜2000Åの段差となる。
第４図は、従来の製造方法により作製されたHEMT素子
の構成図を示すもので、第４図（ａ）は、その平面図、
また（ｂ）および（ｃ）図はそれぞれ（ａ）図中のX1−
X2、Y1−T2で切断した場合の断面図である。
11はオーミック電極を、また12はゲート電極をそれぞ
れ示している。図中に（Ａ）および（Ｂ）で示す部分で
は、分離領域のエッチングにより生じた段差上にゲート
メタルが形成されている。通常このゲートメタルの厚さ
は3000〜5000Å程度であり、またゲート長は0.25μｍ以
下である。したがって例えば（Ａ）の部分では段差が大
きくなると、第４図（ｄ）に示すようなゲート電極12の
段切れや第４図（ｅ）に示すようなはく離が発生する。
このため素子の特性不良等の問題が生ずる。
この対応策としてＴ型ゲート等の開発が行われてはい
るが、下地の半導体基板との接触部分は0.25μｍ以下で
あり、ハガレ等の欠陥を皆無にすることは不可能であ
る。
したがって段差の深さには限界があり、一定値以上に
はできない。この点、第２図に示す製造方法では、合わ
せマークの段差も分離領域の段差も同じ深さとなる。通
常この段差は1000〜2000Å程度であるため、目視による
手動マスク合わせの場合には、十分にこの段差で次工程
のパターン合わせが実施できる。しかしHe−Ne等のレー
ザ光の反射を使用して合わせマーク座標を検出する自動
合わせ方式では、この程度の段差では反射信号の出力不
足によりマーク検出が不可能となる。
このため合わせマークの深さを深くする必要が生ずる
が、第２図の方法では分離領域の深さも深くなってしま
い、前述したゲートメタルのはく離等を招くことにな
る。
このため、分離領域の深さを変えずに合わせマークの
みを深くすることが必要となる。
第３図は始めに合わせマークを形成し、次の工程で不
要部分を除去する製造方法を示している。
第３図（ａ）に示したものは第２図（ａ）に示したも
のと同じであり、第３図（ｂ）に示すようにレジスト４
を塗布したのち合わせマーク部分６をまず開孔する。つ
いで第３図（ｃ）に示すようにレジスト４をマスクとし
て開孔部のエッチングを行い合わせマーク部分８を形成
する。ついで第３図（ｄ）に示すように、レジスト９を
再び塗布し、素子部電子供給不要部分５の開孔を行う。
最後に第３図（ｅ）に示すようにこのレジスト９をマス
クとして不要部分５のエッチングを行って、不要部分７
を形成する。
この製造方法では、合わせマークのエッチングと不要
分分のエッチングとを別々に実施しているため、段差の
深さを自由に選択することができる。そして、合わせマ
ーク部分８の段差を大きくすることができるため、自動
合わせ方式でも十分に処理が可能となる。
（発明が解決しようとする課題） しかしながら、この方法ではリソグラフィ工程が１回
増えるという問題と、さらに次の工程から不要部分を除
去したパターンとは間接合わせとなるため、合わせずれ
を考慮する必要があり、この場合３σ±0.5μｍ以下の
ずれを設計時に見込んでおく必要が生ずる。
本発明は上述した従来技術の問題点を解消するために
なされたもので、ゲートメタルの欠陥の発生を防止しつ
つレジスト塗布やプリベーク工程を１回で行い、さらに
素子部と合わせマーク部との段差を独立に変えることが
でき、しかも最終的な合わせずれを０とすることのでき
る半導体装置の製造方法を提供することを目的とする。
〔発明の構成〕 （課題を解決するための手段） 本発明にかかる半導体装置の製造方法は、半導体基板
上に能動層を堆積する工程と、この上にポジ型レジスト
を塗布し、前記能動層に溝を形成するために第１および
第２の領域が遮光されるマスクを用いて選択露光を行う
工程と、露光後の前記半導体基板を所定のガス雰囲気中
でベーキングして前記露光が行われた部分を現像液に対
して不溶解化させる工程と、前記第１の領域が遮光され
前記第２の領域が露光されるマスクを用いて選択露光を
行った後、第１の現像を行って、前記第２の領域の前記
レジストを除去する工程と、第１の現像後の前記レジス
トをマスクとして前記第２の領域の前記能動層を所望の
深さだけエッチングする工程と、前記第１の領域が露光
され前記第２の領域が遮光されるマスクを用いて選択露
光を行った後第２の現像を行って前記第１の領域の前記
レジストを除去する工程と、第２の現像後の前記レジス
トをマスクとして前記第１の領域及び前記第２の領域の
前記能動層を所望の深さだけエッチングする工程とを備
えたことを特徴とする。
（作用） ノボラック系ポジ型レジストでは選択露光した後、ア
ンモニアなどのアミン系ガス雰囲気で加熱を行うと、光
反応を起こした部分の感光剤のみが抜けた状態となって
アルカリ系の現像液には不溶解となる。このような性質
を利用し、深さの異なるエッングすべき領域以外の部分
を露光してベーキングを行った後エッチングすべき領域
のうちより深さを必要とする合せマーク部のみを露光し
てエッチングし、次に分離領域を露光してエッチングす
ることにより合せマークの方が深くなった２つの溝状部
分を得ることができる。
（実施例） 以下本発明をHEMTプロセスへ適用した場合の実施例を
説明する。
第１図は、HEMTプロセスへの適用例を示す工程別素子
断面図である。先ず第１図（ａ）に示すような基板３上
にエピタキシャル層１およびバッファ層２を堆積させ、
第１図（ｂ）に示すようにレジストを全面に塗布する。
なお本実施例ではレジストとしてNPR−820DX（商品名：
長瀬産業）を用いた。このレジストはノボラック系樹脂
と感光剤とから成るポジ型のフォトレジストである。
次に、第１図（ｂ）に示すように合わせマーク部およ
び素子部電子供給層の分離領域にクロム層23を有し、紫
外線21を遮光するマスク22を用いてレジストの露光を行
う。これによりレジストは光反応部レジスト24と未光反
応部レジスト25,26とに分離される。
露光を終わった半導体基板は、現像処理を行うことな
くアンモニア等のアミンガス雰囲気中で90°〜100℃で
ベーキングを行う。
一般にポジ型レジストは露光された部分がアルカリ現
像液によって可溶性となるが、ベーキングによって、露
光された光反応部レジストでは感光剤が抜けた状態とな
り、アルカリ現像液に対して不溶解化される。
ついで第１図（ｃ）に示すようにベーキング後の半導
体基板を合わせマーク部分のみに選択露光がなされるよ
うなクロム層23を持つマスク22を用いて露光を行う。こ
のとき光透過されるクロム層24の開口部は十分に大きく
とっておく。これは感光剤が残っている部分は最初の露
光で決っており、この部分を十分に露光するためであ
る。露光後にテトラメチルアミン（TMAH）系やコリン系
等のアルカリ現像液を用いて現像を行うと露光された部
分のレジスト25が溶解して除去される。ついで第１図
（ｄ）に示すようにこのパターニングされたレジストを
用いて下地のエピタキシャル層１を2000〜3000Å程度エ
ッチングする。
次に第１図（ｅ）に示すように素子部の電子供給層の
分離領域のみが露光されるクロム層23を持つマスク22を
用いて選択露光を行い、アルカリ現像液中で現像を行う
と電子供給層の分離領域にあるレジスト26が除去され
る。
この最終レジストパターンを使用して、エピタキシャ
ル層１を1000〜2000Å追加エッチングすることにより、
第１図（ａ）に示すように素子部電子供給層の分離領域
28では浅く、合わせマーク部分28では深い段差を持つ素
子が形成される。
最終的には第１図（ｇ）に示すように合わせマーク部
分８では3000〜5000Åと、素子部電子供給層の分離領域
７に比べて深い段差を形成することができる。
上述の実施例はポジ型ノボラック系レジストを用いた
場合を説明したが、なお本実施例で用いたノボラック系
樹脂から成るレジストに代えてイミダゾール、モノゾリ
ン、トリエタノールアミン等を含んだイメージリバーサ
ルレジストを使用してパターニングを行うことも可能で
ある。このようなイメージリバーサル用レジストを使用
した場合でも同様に異なる段差を持つ素子の形成が同様
に可能であった。
またエピタキシャル層のエッチングに際しては、本実
施例の場合にはウエットエッチングを用いたが、ドライ
エッチングで実施してもレジストのパターニングは可能
であり、良好なエッチングパターニングが得られる。
本発明では、素子部電子供給層分離領域（第１の領
域）と合わせマーク部分（第２の領域）とが最初の露光
により相対位置があらかじめ決定されるため、間接合わ
せによるズレ量をみこむ必要が無くなる。
〔発明の効果〕
以上実施例に基づいて詳細に説明したように、本発明
では素子部電子供給層分離領域（第１の領域）と合わせ
マーク部分（第２の領域）との位置精度を保ったまま段
差を異ならせることができるため、自動合わせでの不良
率を大幅に減少させることができる。
さらにレジスト塗布やレジストのプリベーキング工程
が１回で済むためコストダウンをはかることができる。
【図面の簡単な説明】
第１図は本発明の１実施例を示す工程別素子断面図、第
２図および第３図は従来の製造方法を説明するための工
程別素子断面図、第４図はHEMT素子の構造を示す図で、
（ａ）はその平面図、（ｂ）および（ｃ）はその断面
図、（ｄ）および（ｅ）はゲートメタル部の段切れやハ
ガレを説明するための断面図である。 １…エピタキシャル層、２…バッファGaAs層、３…GaAs
基板、４…レジスト、７−エッチング後の不要部分、８
…エッチング後の合わせマーク部分、22…マスク、23…
クロム層、24…光反応部レジスト、25,26…未光反応部
レジスト、27…合わせマーク部分、28…素子部電子供給
層分離領域。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に能動層を堆積する工程と、
    この上にポジ型レジストを塗布し、前記能動層に溝を形
    成するために第１および第２の領域が遮光されるマスク
    を用いて選択露光を行う工程と、 露光後の前記半導体基板を所定のガス雰囲気中でベーキ
    ングして前記露光が行われた部分を現像液に対して不溶
    解化させる工程と、 前記第１の領域が遮光され前記第２の領域が露光される
    マスクを用いて選択露光を行った後、第１の現像を行っ
    て、前記第２の領域の前記レジストを除去する工程と、 第１の現像後の前記レジストをマスクとして前記第２の
    領域の前記能動層を所望の深さだけエッチングする工程
    と、 前記第１の領域が露光され前記第２の領域が遮光される
    マスクを用いて選択露光を行った後第２の現像を行って
    前記第１の領域の前記レジストを除去する工程と、 第２の現像後の前記レジストをマスクとして前記第１の
    領域及び前記第２の領域の前記能動層を所望の深さだけ
    エッチングする工程とを備えた半導体装置の製造方法。
  2. 【請求項２】ポジ型レジストがノボラック系レジストで
    あり、ガスがアミン系である請求項１記載の半導体装置
    の製造方法。
  3. 【請求項３】ポジ型レジストが熱処理により特性が反転
    するイメージリバーサル型レジストである請求項１記載
    の半導体装置の製造方法。
  4. 【請求項４】能動層がガリウム−ヒ素基板上に形成され
    たバッファ層とエピタキシャル成長された電流供給層で
    ある請求項１記載の半導体装置の製造方法。
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