JPH11329923A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11329923A JPH11329923A JP10126945A JP12694598A JPH11329923A JP H11329923 A JPH11329923 A JP H11329923A JP 10126945 A JP10126945 A JP 10126945A JP 12694598 A JP12694598 A JP 12694598A JP H11329923 A JPH11329923 A JP H11329923A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- semiconductor
- wafer alignment
- alignment mark
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 選択的に半導体領域が形成された半導体
表面上のエピタキシャル層に選択的に複数の半導体領域
を形成する半導体装置の製造方法において、エピタキシ
ャル層形成後に該層に形成される半導体領域間の位置関
係を高精度に制御できるようにする。 【解決手段】 エピタキシャル層２４の下地となる半導
体基板２１表面にアライメントマーク２２を形成しこれ
を以て半導体領域２３を選択的に形成するときのウェー
ハアライメントの指標とし、エピタキシャル層２４形成
後においてその表面部にアライメントマーク２６を形成
しこれを以てエピタキシャル層２４に半導体領域２７〜
２９を形成するときのウェーハアライメントの指標とす
る。
表面上のエピタキシャル層に選択的に複数の半導体領域
を形成する半導体装置の製造方法において、エピタキシ
ャル層形成後に該層に形成される半導体領域間の位置関
係を高精度に制御できるようにする。 【解決手段】 エピタキシャル層２４の下地となる半導
体基板２１表面にアライメントマーク２２を形成しこれ
を以て半導体領域２３を選択的に形成するときのウェー
ハアライメントの指標とし、エピタキシャル層２４形成
後においてその表面部にアライメントマーク２６を形成
しこれを以てエピタキシャル層２４に半導体領域２７〜
２９を形成するときのウェーハアライメントの指標とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に半導体の表面部に選択的に半導体領域を形成
し、その後、該半導体上にエピタキシャル層を形成し、
しかる後、該エピタキシャル層に各種半導体領域を形成
する半導体装置の製造方法に関する。
方法、特に半導体の表面部に選択的に半導体領域を形成
し、その後、該半導体上にエピタキシャル層を形成し、
しかる後、該エピタキシャル層に各種半導体領域を形成
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置として、半導体基板表面部、
ないしは該基板表面上のエピタキシャル層表面部に該基
板と反対導電型の半導体領域を形成し、その後、該半導
体基板ないしはエピタキシャル層上にエピタキシャル層
を形成し、しかる後、該エピタキシャル層に各種の半導
体領域を順次形成したものがある。例えば、特開平９−
３３１０５８号公報により紹介された固体撮像素子がそ
れである。図２はその断面図である。同図において、１
は固体撮像素子、２はｎ型半導体基板、３はそれと同じ
導電型であるが濃度の低いエピタキシャル層、４は該エ
ピタキシャル層３表面部に選択的に形成されたｐ型ウェ
ルである。図２では該ウェル４が選択的に形成されてい
るか否かは明らかではないが、選択的に形成されている
のである。５はそれよりかなり不純物濃度の低いｐ型
（あるいはｎ型又はイントリンシック）半導体領域であ
り、エピタキシャル成長法により形成されている。該半
導体領域５内には、各種半導体領域６〜９、１４が形成
され、更に半導体表面にはゲート絶縁膜１５を介して転
送電極１６、層間絶縁膜１８、遮光膜１７等が形成され
ている。尚、本願出願人はこの固体撮像素子と技術的関
連性のある別の固体撮像素子について特願平８−２７０
４５６号により技術的提案を為した。この固体撮像素子
においても図２に示したものと類似した断面構造を有し
ている。
ないしは該基板表面上のエピタキシャル層表面部に該基
板と反対導電型の半導体領域を形成し、その後、該半導
体基板ないしはエピタキシャル層上にエピタキシャル層
を形成し、しかる後、該エピタキシャル層に各種の半導
体領域を順次形成したものがある。例えば、特開平９−
３３１０５８号公報により紹介された固体撮像素子がそ
れである。図２はその断面図である。同図において、１
は固体撮像素子、２はｎ型半導体基板、３はそれと同じ
導電型であるが濃度の低いエピタキシャル層、４は該エ
ピタキシャル層３表面部に選択的に形成されたｐ型ウェ
ルである。図２では該ウェル４が選択的に形成されてい
るか否かは明らかではないが、選択的に形成されている
のである。５はそれよりかなり不純物濃度の低いｐ型
（あるいはｎ型又はイントリンシック）半導体領域であ
り、エピタキシャル成長法により形成されている。該半
導体領域５内には、各種半導体領域６〜９、１４が形成
され、更に半導体表面にはゲート絶縁膜１５を介して転
送電極１６、層間絶縁膜１８、遮光膜１７等が形成され
ている。尚、本願出願人はこの固体撮像素子と技術的関
連性のある別の固体撮像素子について特願平８−２７０
４５６号により技術的提案を為した。この固体撮像素子
においても図２に示したものと類似した断面構造を有し
ている。
【０００３】ここで、重要なのは、エピタキシャル層で
ある、半導体領域５の下地となるエピタキシャル層３の
表面部には選択的にｐ型ウェル層４が形成され、また、
半導体領域５にも各種半導体領域６〜９、１４が形成さ
れ、上記ｐ型ウェル層４と、半導体領域６〜９、１４と
の間には所定の精度での位置関係が必要であると共に、
半導体領域６〜９、１４間における位置関係を相当に高
い精度で制御する必要ある。そして、従来においてその
位置関係をどのように制御していたかといえば、半導体
基板にウェーハアライメントマークを形成し、その後
は、そのウェーハアライメントマークを指標として各種
半導体領域５、６〜９、１４を形成する際（マスク合わ
せ）毎にウェーハアライメントを行っていた。
ある、半導体領域５の下地となるエピタキシャル層３の
表面部には選択的にｐ型ウェル層４が形成され、また、
半導体領域５にも各種半導体領域６〜９、１４が形成さ
れ、上記ｐ型ウェル層４と、半導体領域６〜９、１４と
の間には所定の精度での位置関係が必要であると共に、
半導体領域６〜９、１４間における位置関係を相当に高
い精度で制御する必要ある。そして、従来においてその
位置関係をどのように制御していたかといえば、半導体
基板にウェーハアライメントマークを形成し、その後
は、そのウェーハアライメントマークを指標として各種
半導体領域５、６〜９、１４を形成する際（マスク合わ
せ）毎にウェーハアライメントを行っていた。
【０００４】図３（Ａ）〜（Ｄ）は斯かる従来法の概略
を工程順に示す断面図である。先ず、（Ａ）に示すよう
に、半導体基板ａの表面部にウェーハアライメントマー
クｂを形成し、その後、（Ｂ）に示すように、該ウェー
ハアライメントマークｂをマスク合わせ用の指標として
用いたうえでのフォトリソグラフィ技術によって半導体
基板ａの表面部に半導体領域ｂを選択的に形成する。次
に、（Ｃ）に示すように、半導体基板ａ上にエピタキシ
ャル層ｄを形成する。すると、該エピタキシャル層ｄの
表面部に上記ウェーハアライメントマークｂを反映した
ウェーハアライメントマークｂ′が形成される。その
後、（Ｄ）に示すように、該エピタキシャル層ｄに半導
体領域ｅを選択的に形成するが、それはウェーハアライ
メントマークｂ′をマスク合わせ用の指標として用いた
うえでのフォトリソグラフィ技術によって行う。勿論、
エピタキシャル層ｄに形成される半導体領域ｅの種類は
１種類で止まるわけではなく、一般には複数の種類の半
導体領域が形成されるが、どの半導体領域の形成におい
てもウェーハアライメントマークｂ′がウェーハアライ
メントにおける指標として用いられる。
を工程順に示す断面図である。先ず、（Ａ）に示すよう
に、半導体基板ａの表面部にウェーハアライメントマー
クｂを形成し、その後、（Ｂ）に示すように、該ウェー
ハアライメントマークｂをマスク合わせ用の指標として
用いたうえでのフォトリソグラフィ技術によって半導体
基板ａの表面部に半導体領域ｂを選択的に形成する。次
に、（Ｃ）に示すように、半導体基板ａ上にエピタキシ
ャル層ｄを形成する。すると、該エピタキシャル層ｄの
表面部に上記ウェーハアライメントマークｂを反映した
ウェーハアライメントマークｂ′が形成される。その
後、（Ｄ）に示すように、該エピタキシャル層ｄに半導
体領域ｅを選択的に形成するが、それはウェーハアライ
メントマークｂ′をマスク合わせ用の指標として用いた
うえでのフォトリソグラフィ技術によって行う。勿論、
エピタキシャル層ｄに形成される半導体領域ｅの種類は
１種類で止まるわけではなく、一般には複数の種類の半
導体領域が形成されるが、どの半導体領域の形成におい
てもウェーハアライメントマークｂ′がウェーハアライ
メントにおける指標として用いられる。
【０００５】
【発明が解決しようとする課題】ところで、図３に示す
従来の半導体装置の製造方法には、ウェーハアライメン
トマークｂ′の位置がウェーハアライメントマークｂの
位置とずれると共に、ウェーハアライメントマークｂ′
の形状がウェーハアライメントマークｂのそれと狂い、
特にエッジにダレが生じ、光学的に認識がしにくくなる
という問題があった。即ち、例えば電子材料シリーズ：
シリコン結晶とドーピング Ｐ８６〜８９に記載されて
いるように、表面に凹部のある基板上にエピタキシャル
層を形成した場合、該エピタキシャル層の表面に基板の
凹部を反映する凹部が形成されるが、この凹部には、基
板の凹部に対して位置ずれと、形状の狂い、特にエッジ
（段部）の鋭さの低下（ダレ）が生じる。そして、斯か
る位置ずれ量、ダレ（エッジの鋭さの低下）の大きさは
成長温度、成長圧力、シリコンソースの種類、成長速度
等により変化する。
従来の半導体装置の製造方法には、ウェーハアライメン
トマークｂ′の位置がウェーハアライメントマークｂの
位置とずれると共に、ウェーハアライメントマークｂ′
の形状がウェーハアライメントマークｂのそれと狂い、
特にエッジにダレが生じ、光学的に認識がしにくくなる
という問題があった。即ち、例えば電子材料シリーズ：
シリコン結晶とドーピング Ｐ８６〜８９に記載されて
いるように、表面に凹部のある基板上にエピタキシャル
層を形成した場合、該エピタキシャル層の表面に基板の
凹部を反映する凹部が形成されるが、この凹部には、基
板の凹部に対して位置ずれと、形状の狂い、特にエッジ
（段部）の鋭さの低下（ダレ）が生じる。そして、斯か
る位置ずれ量、ダレ（エッジの鋭さの低下）の大きさは
成長温度、成長圧力、シリコンソースの種類、成長速度
等により変化する。
【０００６】従って、従来においては、ウェーハアライ
メントマークｂ′にダレが生じ、その結果、光学的視認
性が低下する。従って、このようなウェーハアライメン
トマークｂ′をウェーハアライメントの指標としたの
で、エピタキシャル層ｄに形成される複数種の半導体領
域間の位置関係の制御精度を高めることが難しかった。
これは看過できない問題となりつつある。というのは、
固体撮像素子等の半導体装置の高集積化、素子の微細化
に伴ってエピタキシャル層に選択的に形成される複数の
半導体領域間の位置合わせに要求される位置合わせ精度
がより一層高くなりつつあるからである。
メントマークｂ′にダレが生じ、その結果、光学的視認
性が低下する。従って、このようなウェーハアライメン
トマークｂ′をウェーハアライメントの指標としたの
で、エピタキシャル層ｄに形成される複数種の半導体領
域間の位置関係の制御精度を高めることが難しかった。
これは看過できない問題となりつつある。というのは、
固体撮像素子等の半導体装置の高集積化、素子の微細化
に伴ってエピタキシャル層に選択的に形成される複数の
半導体領域間の位置合わせに要求される位置合わせ精度
がより一層高くなりつつあるからである。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、選択的に半導体領域が形成された半
導体表面上にエピタキシャル層を形成し、その後、該エ
ピタキシャル層に選択的に半導体領域を複数個順次形成
する半導体装置の製造方法において、エピタキシャル層
形成後に該エピタキシャル層に選択的に形成される複数
の半導体領域間の位置関係を高精度に制御できるように
することを目的とする。
されたものであり、選択的に半導体領域が形成された半
導体表面上にエピタキシャル層を形成し、その後、該エ
ピタキシャル層に選択的に半導体領域を複数個順次形成
する半導体装置の製造方法において、エピタキシャル層
形成後に該エピタキシャル層に選択的に形成される複数
の半導体領域間の位置関係を高精度に制御できるように
することを目的とする。
【０００８】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、エピタキシャル層の形成前にその下地とな
る半導体表面にウェーハアライメントマークを形成して
これを以て該半導体に半導体領域を選択的に形成するに
当たってのウェーハアライメントの指標とし、上記エピ
タキシャル層の形成後において該エピタキシャル層の表
面部にウェーハアライメントマークを形成してこれを以
てエピタキシャル層に半導体領域を形成するに当たって
のウェーハアライメントの指標とするものである。
製造方法は、エピタキシャル層の形成前にその下地とな
る半導体表面にウェーハアライメントマークを形成して
これを以て該半導体に半導体領域を選択的に形成するに
当たってのウェーハアライメントの指標とし、上記エピ
タキシャル層の形成後において該エピタキシャル層の表
面部にウェーハアライメントマークを形成してこれを以
てエピタキシャル層に半導体領域を形成するに当たって
のウェーハアライメントの指標とするものである。
【０００９】従って、請求項１の半導体装置の製造方法
によれば、エピタキシャル層形成後改めて該エピタキシ
ャル層表面部にウェーハアライメントマークを形成し、
該ダレのないウェーハアライメントマークを該エピタキ
シャル層に形成する各半導体領域毎のウェーハアライメ
ントにおける指標とすることができる。依って、エピタ
キシャル層に形成する各半導体領域間の位置関係を高精
度に制御することができる。
によれば、エピタキシャル層形成後改めて該エピタキシ
ャル層表面部にウェーハアライメントマークを形成し、
該ダレのないウェーハアライメントマークを該エピタキ
シャル層に形成する各半導体領域毎のウェーハアライメ
ントにおける指標とすることができる。依って、エピタ
キシャル層に形成する各半導体領域間の位置関係を高精
度に制御することができる。
【００１０】そして、エピタキシャル層形成後における
半導体表面部へのウェーハアライメントマークの形成に
当たっての位置決めを、エピタキシャル層形成前に半導
体基板表面部に形成したウェーハアライメントマークに
より該エピタキシャル層の形成に伴って該層表面に生じ
たウェーハアライメントマークを指標として為すことに
より、エピタキシャル層の下地となる半導体表面部に形
成する半導体領域と、エピタキシャル層に形成する各半
導体領域との位置関係を或る程度の精度を以て制御する
ことができる。
半導体表面部へのウェーハアライメントマークの形成に
当たっての位置決めを、エピタキシャル層形成前に半導
体基板表面部に形成したウェーハアライメントマークに
より該エピタキシャル層の形成に伴って該層表面に生じ
たウェーハアライメントマークを指標として為すことに
より、エピタキシャル層の下地となる半導体表面部に形
成する半導体領域と、エピタキシャル層に形成する各半
導体領域との位置関係を或る程度の精度を以て制御する
ことができる。
【００１１】
【発明の実施の形態】本発明半導体装置の製造方法は、
基本的には、エピタキシャル層の形成前にその下地とな
る半導体表面にウェーハアライメントマークを形成して
これを以て該半導体に半導体領域を選択的に形成するに
当たってのウェーハアライメントの指標とし、上記エピ
タキシャル層の形成後において該エピタキシャル層の表
面部にウェーハアライメントマークを形成してこれを以
てエピタキシャル層に半導体領域を形成するに当たって
必要なウェーハアライメントの指標とするものである。
尚、本発明の対象となる半導体装置は、例えば固体撮像
素子であるが、必ずしもそれに限定されるものではな
く、それ以外の種類の半導体装置にも本発明を適用する
ことができる。
基本的には、エピタキシャル層の形成前にその下地とな
る半導体表面にウェーハアライメントマークを形成して
これを以て該半導体に半導体領域を選択的に形成するに
当たってのウェーハアライメントの指標とし、上記エピ
タキシャル層の形成後において該エピタキシャル層の表
面部にウェーハアライメントマークを形成してこれを以
てエピタキシャル層に半導体領域を形成するに当たって
必要なウェーハアライメントの指標とするものである。
尚、本発明の対象となる半導体装置は、例えば固体撮像
素子であるが、必ずしもそれに限定されるものではな
く、それ以外の種類の半導体装置にも本発明を適用する
ことができる。
【００１２】また、エピタキシャル層の下地となる半導
体には、半導体基板がなる場合もあれば、半導体基板上
にエピタキシャル層を形成したものがなる場合（図２に
示した例がそうである。）もあり、この場合には基板の
エピタキシャル層形成後に半導体領域をそのエピタキシ
ャル層表面部に選択的に形成した後、該エピタキシャル
層上に更にエピタキシャル層が形成されることになる。
そして、該エピタキシャル層表面に改めてウェーハアラ
イメントを形成し、その後、該エピタキシャル層に選択
的に形成する半導体領域は総てウェーハアライメントに
際してその改めて形成されたウェーハアライメントマー
クが指標とされる。
体には、半導体基板がなる場合もあれば、半導体基板上
にエピタキシャル層を形成したものがなる場合（図２に
示した例がそうである。）もあり、この場合には基板の
エピタキシャル層形成後に半導体領域をそのエピタキシ
ャル層表面部に選択的に形成した後、該エピタキシャル
層上に更にエピタキシャル層が形成されることになる。
そして、該エピタキシャル層表面に改めてウェーハアラ
イメントを形成し、その後、該エピタキシャル層に選択
的に形成する半導体領域は総てウェーハアライメントに
際してその改めて形成されたウェーハアライメントマー
クが指標とされる。
【００１３】尚、エピタキシャル層形成後における半導
体表面部へのウェーハアライメントマークの形成に当た
っての位置決めを、エピタキシャル層形成前に半導体基
板表面部に形成したウェーハアライメントマークを指標
として為すと良い。なぜならば、エピタキシャル層の下
地となる半導体に形成された半導体領域と、その半導体
上に形成したエピタキシャル層に形成する半導体領域と
の位置関係もある程度の精度で位置決めすることができ
るからである。
体表面部へのウェーハアライメントマークの形成に当た
っての位置決めを、エピタキシャル層形成前に半導体基
板表面部に形成したウェーハアライメントマークを指標
として為すと良い。なぜならば、エピタキシャル層の下
地となる半導体に形成された半導体領域と、その半導体
上に形成したエピタキシャル層に形成する半導体領域と
の位置関係もある程度の精度で位置決めすることができ
るからである。
【００１４】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１（Ａ）乃至（Ｅ）は本発明半導体装置の製
造方法を工程順に示す断面図である。
明する。図１（Ａ）乃至（Ｅ）は本発明半導体装置の製
造方法を工程順に示す断面図である。
【００１５】（Ａ）図１（Ａ）に示すように、シリコン
半導体基板２１の表面に例えば凹状のウェーハアライメ
ントマーク２２を形成する。
半導体基板２１の表面に例えば凹状のウェーハアライメ
ントマーク２２を形成する。
【００１６】（Ｂ）次に、図１（Ｂ）に示すように、半
導体基板２１の表面部に選択的に半導体領域２３を形成
する。この半導体領域２３の選択的形成に際して必要な
ウェーハアライメントは上記ウェーハアライメントマー
ク２２を指標として行う。
導体基板２１の表面部に選択的に半導体領域２３を形成
する。この半導体領域２３の選択的形成に際して必要な
ウェーハアライメントは上記ウェーハアライメントマー
ク２２を指標として行う。
【００１７】（Ｃ）次に、図１（Ｃ）に示すように、半
導体基板２１上にエピタキシャル層２４を形成する。該
エピタキシャル層２４の表面には半導体基板２１表面部
のウェーハアライメントマーク２２を反映する凹状のウ
ェーハアライメントマーク２５が生じる。このウェーハ
アライメントマーク２５は半導体基板２１表面部のウェ
ーハアライメントマーク２２を反映してできるものであ
るが、位置ずれ、ダレが生じることができること前述の
通りである。
導体基板２１上にエピタキシャル層２４を形成する。該
エピタキシャル層２４の表面には半導体基板２１表面部
のウェーハアライメントマーク２２を反映する凹状のウ
ェーハアライメントマーク２５が生じる。このウェーハ
アライメントマーク２５は半導体基板２１表面部のウェ
ーハアライメントマーク２２を反映してできるものであ
るが、位置ずれ、ダレが生じることができること前述の
通りである。
【００１８】（Ｄ）次に、図１（Ｄ）に示すように、エ
ピタキシャル層２４の表面部に選択的にウェーハアライ
メントマーク２６を形成する。このウェーハアライメン
トマーク２６の形成に際して必要なウェーハアライメン
トは上記該ウェーハアライメントマーク２５を指標とし
て行う。この指標とするウェーハアライメントマーク２
５は前述するように位置ずれ、ダレが生じるので、選択
的にウェーハアライメントマーク２６の半導体領域２３
に対する位置関係の制御精度を高くすることには限界が
あるが、或る程度の精度は確保でき、半導体領域２３
と、エピタキシャル層２４に後で形成される各種半導体
領域（２７、２８、２９）との位置関係の制御精度はさ
ほど高いことは必要としないので、特に問題にはならな
い。
ピタキシャル層２４の表面部に選択的にウェーハアライ
メントマーク２６を形成する。このウェーハアライメン
トマーク２６の形成に際して必要なウェーハアライメン
トは上記該ウェーハアライメントマーク２５を指標とし
て行う。この指標とするウェーハアライメントマーク２
５は前述するように位置ずれ、ダレが生じるので、選択
的にウェーハアライメントマーク２６の半導体領域２３
に対する位置関係の制御精度を高くすることには限界が
あるが、或る程度の精度は確保でき、半導体領域２３
と、エピタキシャル層２４に後で形成される各種半導体
領域（２７、２８、２９）との位置関係の制御精度はさ
ほど高いことは必要としないので、特に問題にはならな
い。
【００１９】（Ｅ）次に、図１（Ｅ）に示すように、上
記エピタキシャル層２４に対して各種半導体領域２７〜
２９を順次形成する。その際、エピタキシャル層２４に
選択的に形成される各半導体領域２７〜２９については
総て必要なウェーハアライメントをウェーハアライメン
トマーク２６を指標として行う。尚、その後、エピタキ
シャル層２４上にも各種絶縁膜、配線膜等が形成される
がそれは本発明の本質に直接関係しないのでそれについ
ては説明を省略する。
記エピタキシャル層２４に対して各種半導体領域２７〜
２９を順次形成する。その際、エピタキシャル層２４に
選択的に形成される各半導体領域２７〜２９については
総て必要なウェーハアライメントをウェーハアライメン
トマーク２６を指標として行う。尚、その後、エピタキ
シャル層２４上にも各種絶縁膜、配線膜等が形成される
がそれは本発明の本質に直接関係しないのでそれについ
ては説明を省略する。
【００２０】このような半導体装置の製造方法によれ
ば、エピタキシャル層２４に形成される各半導体領域２
７〜２９は、その形成に必要なウェーハアライメントを
エピタキシャル層２４の表面部に形成したエッジが鋭
く、ダレのないウェーハアライメントマーク２６を指標
として行われるので、該半導体領域２７〜２９間の位置
関係を極めて高精度に、少なくとも視認性の低いウェー
ハアライメントマーク２５を指標とした従来の場合より
も高精度に制御することができる。
ば、エピタキシャル層２４に形成される各半導体領域２
７〜２９は、その形成に必要なウェーハアライメントを
エピタキシャル層２４の表面部に形成したエッジが鋭
く、ダレのないウェーハアライメントマーク２６を指標
として行われるので、該半導体領域２７〜２９間の位置
関係を極めて高精度に、少なくとも視認性の低いウェー
ハアライメントマーク２５を指標とした従来の場合より
も高精度に制御することができる。
【００２１】また、半導体基板２１の表面部に形成した
半導体領域２３と、エピタキシャル層２４に形成した半
導体領域２７〜２９との位置関係の制御精度は、その位
置関係の規定にはダレがあり、多少の位置ずれもあるウ
ェーハアライメントマークを指標とするウェーハアライ
メントが介在するので、エピタキシャル層２４に形成さ
れた各半導体領域２７〜２９間における位置関係の制御
精度に比較して低くなること前述の通りであるが、しか
し、一般に、半導体領域２３と、半導体領域２７〜２９
との位置関係は各半導体領域２７〜２９間における位置
関係の制御精度に比較して低い制御精度しか要求されな
いので、特に問題にはならない。
半導体領域２３と、エピタキシャル層２４に形成した半
導体領域２７〜２９との位置関係の制御精度は、その位
置関係の規定にはダレがあり、多少の位置ずれもあるウ
ェーハアライメントマークを指標とするウェーハアライ
メントが介在するので、エピタキシャル層２４に形成さ
れた各半導体領域２７〜２９間における位置関係の制御
精度に比較して低くなること前述の通りであるが、しか
し、一般に、半導体領域２３と、半導体領域２７〜２９
との位置関係は各半導体領域２７〜２９間における位置
関係の制御精度に比較して低い制御精度しか要求されな
いので、特に問題にはならない。
【００２２】尚、上記実施例は、本発明を、半導体基板
２１の表面部に半導体領域２３を形成し、該半導体基板
２１表面上にエピタキシャル層２４を形成し、該エピタ
キシャル層２４に複数の半導体領域２７〜２９を形成す
るタイプの半導体装置に適用したものであったが、本発
明は必ずしもこれには限定されず、半導体基板上に第１
のエピタキシャル層を形成し、該エピタキシャル層の表
面部に選択的に半導体領域を形成し、該エピタキシャル
層上に第２のエピタキシャル層を形成し、該エピタキシ
ャル層に複数の半導体領域を形成したタイプの半導体装
置にも適用することができる。
２１の表面部に半導体領域２３を形成し、該半導体基板
２１表面上にエピタキシャル層２４を形成し、該エピタ
キシャル層２４に複数の半導体領域２７〜２９を形成す
るタイプの半導体装置に適用したものであったが、本発
明は必ずしもこれには限定されず、半導体基板上に第１
のエピタキシャル層を形成し、該エピタキシャル層の表
面部に選択的に半導体領域を形成し、該エピタキシャル
層上に第２のエピタキシャル層を形成し、該エピタキシ
ャル層に複数の半導体領域を形成したタイプの半導体装
置にも適用することができる。
【００２３】
【発明の効果】請求項１の半導体装置の製造方法によれ
ば、エピタキシャル層形成後改めて該エピタキシャル層
表面にウェーハアライメントマークを形成し、該ダレの
ないウェーハアライメントマークを該エピタキシャル層
に形成する各半導体領域毎のウェーハアライメントにお
ける指標とすることができる。従って、エピタキシャル
層に形成する各半導体領域間の位置関係を高精度に制御
することができる。
ば、エピタキシャル層形成後改めて該エピタキシャル層
表面にウェーハアライメントマークを形成し、該ダレの
ないウェーハアライメントマークを該エピタキシャル層
に形成する各半導体領域毎のウェーハアライメントにお
ける指標とすることができる。従って、エピタキシャル
層に形成する各半導体領域間の位置関係を高精度に制御
することができる。
【００２４】請求項２の半導体装置の製造方法によれ
ば、エピタキシャル層形成後における半導体表面部への
ウェーハアライメントマークの形成に当たっての位置決
めを、該エピタキシャル層の形成に伴って該層表面に生
じたウェーハアライメントマークを指標として為すの
で、エピタキシャル層の下地となる半導体表面部に形成
する半導体領域と、エピタキシャル層に形成する半導体
領域との位置関係を或る程度の精度で制御することがで
きる。
ば、エピタキシャル層形成後における半導体表面部への
ウェーハアライメントマークの形成に当たっての位置決
めを、該エピタキシャル層の形成に伴って該層表面に生
じたウェーハアライメントマークを指標として為すの
で、エピタキシャル層の下地となる半導体表面部に形成
する半導体領域と、エピタキシャル層に形成する半導体
領域との位置関係を或る程度の精度で制御することがで
きる。
【図１】（Ａ）乃至（Ｅ）は本発明半導体装置の製造方
法の一つの実施例を工程順に示す断面図である。
法の一つの実施例を工程順に示す断面図である。
【図２】本発明の対象となり得る半導体装置（固体撮像
素子）の一例を示す断面図である。
素子）の一例を示す断面図である。
【図３】（Ａ）乃至（Ｄ）は半導体装置の製造方法の従
来例の一つを工程順に示す断面図である。
来例の一つを工程順に示す断面図である。
２１・・・半導体（半導体基板）、２２・・・エピタキ
シャル層形成前にその下地となる半導体（例えば半導体
基板）の表面部に形成されたウェーハアライメントマー
ク、２３・・・半導体（半導体基板）の表面部に選択的
に形成された半導体領域、２４・・・エピタキシャル
層、２５・・・エピタキシャル層の下地の表面のウェー
ハアライメントマークによりエピタキシャル層の形成に
伴ってその表面に生じたウェーハアライメントマーク、
２６・・・エピタキシャル層表面部に改めて形成したウ
ェーハアライメントマーク、２７〜２９・・・エピタキ
シャル層に形成された複数の半導体領域。
シャル層形成前にその下地となる半導体（例えば半導体
基板）の表面部に形成されたウェーハアライメントマー
ク、２３・・・半導体（半導体基板）の表面部に選択的
に形成された半導体領域、２４・・・エピタキシャル
層、２５・・・エピタキシャル層の下地の表面のウェー
ハアライメントマークによりエピタキシャル層の形成に
伴ってその表面に生じたウェーハアライメントマーク、
２６・・・エピタキシャル層表面部に改めて形成したウ
ェーハアライメントマーク、２７〜２９・・・エピタキ
シャル層に形成された複数の半導体領域。
Claims (2)
- 【請求項１】 選択的に半導体領域が形成された半導体
表面上にエピタキシャル層を形成し、その後、該エピタ
キシャル層に選択的に複数の半導体領域を形成する半導
体装置の製造方法において、 上記エピタキシャル層の形成前にその下地となる半導体
表面にウェーハアライメントマークを形成してこれを以
て該半導体に半導体領域を選択的に形成するに当たって
のウェーハアライメントの指標とし、 上記エピタキシャル層の形成後において該エピタキシャ
ル層の表面部にウェーハアライメントマークを形成して
これを以てエピタキシャル層に各半導体領域を形成する
に当たってのウェーハアライメントの指標とすることを
特徴とする半導体装置の製造方法。 - 【請求項２】 エピタキシャル層形成後における半導体
表面部へのウェーハアライメントマークの形成に当たっ
ての位置決めを、エピタキシャル層形成前に半導体表面
部に形成したウェーハアライメントマークにより該エピ
タキシャル層の形成時に表面に反映して生じたウェーハ
アライメントマークを指標として為すことを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10126945A JPH11329923A (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
| EP99108764A EP0961320A3 (en) | 1998-05-11 | 1999-05-03 | Semiconductor wafer comprising an epitaxial layer and an alignment mark |
| TW088107163A TW432708B (en) | 1998-05-11 | 1999-05-03 | Method for enhancing the alignment accuracy of semiconductor devices |
| US09/306,727 US6358814B1 (en) | 1998-05-11 | 1999-05-07 | Method for manufacturing semiconductor devices having an epitaxial layer and wafer alignment marks |
| KR1019990016707A KR100610717B1 (ko) | 1998-05-11 | 1999-05-11 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10126945A JPH11329923A (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11329923A true JPH11329923A (ja) | 1999-11-30 |
Family
ID=14947792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10126945A Pending JPH11329923A (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6358814B1 (ja) |
| EP (1) | EP0961320A3 (ja) |
| JP (1) | JPH11329923A (ja) |
| KR (1) | KR100610717B1 (ja) |
| TW (1) | TW432708B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019039173A1 (ja) * | 2017-08-21 | 2019-02-28 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531374B2 (en) * | 2001-08-10 | 2003-03-11 | Taiwan Semiconductor Manufacturing Co., Ltd | Overlay shift correction for the deposition of epitaxial silicon layer and post-epitaxial silicon layers in a semiconductor device |
| FR2869459B1 (fr) * | 2004-04-21 | 2006-08-04 | Commissariat Energie Atomique | Realignement entre niveaux apres une etape d'epitaxie. |
| CN113109997B (zh) * | 2021-03-18 | 2022-08-26 | 上海信及光子集成技术有限公司 | 测量外延前后光刻套刻误差的方法及结构 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4632724A (en) * | 1985-08-19 | 1986-12-30 | International Business Machines Corporation | Visibility enhancement of first order alignment marks |
| US4936930A (en) * | 1988-01-06 | 1990-06-26 | Siliconix Incorporated | Method for improved alignment for semiconductor devices with buried layers |
| JPH0291690A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 拡大縮小表示方式 |
| JPH0478123A (ja) * | 1990-07-20 | 1992-03-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5300797A (en) * | 1992-03-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Coplanar twin-well integrated circuit structure |
| JPH05343319A (ja) * | 1992-06-09 | 1993-12-24 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| JPH07130603A (ja) * | 1993-06-24 | 1995-05-19 | Hitachi Ltd | 半導体装置の製造方法 |
| KR0170909B1 (ko) * | 1995-09-27 | 1999-03-30 | 김주용 | 반도체 소자의 오버레이 검사방법 |
| JPH09181189A (ja) * | 1995-12-25 | 1997-07-11 | Toshiba Corp | 半導体装置の製造方法 |
-
1998
- 1998-05-11 JP JP10126945A patent/JPH11329923A/ja active Pending
-
1999
- 1999-05-03 EP EP99108764A patent/EP0961320A3/en not_active Withdrawn
- 1999-05-03 TW TW088107163A patent/TW432708B/zh not_active IP Right Cessation
- 1999-05-07 US US09/306,727 patent/US6358814B1/en not_active Expired - Fee Related
- 1999-05-11 KR KR1019990016707A patent/KR100610717B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019039173A1 (ja) * | 2017-08-21 | 2019-02-28 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
| US11329002B2 (en) | 2017-08-21 | 2022-05-10 | Sony Semiconductor Solutions Corporation | Semiconductor device and fabrication method for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0961320A2 (en) | 1999-12-01 |
| TW432708B (en) | 2001-05-01 |
| US6358814B1 (en) | 2002-03-19 |
| KR100610717B1 (ko) | 2006-08-09 |
| EP0961320A3 (en) | 2001-01-17 |
| KR19990088170A (ko) | 1999-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5910830A (en) | Liquid crystal display panels including alignment keys in the active regions thereof, and methods for manufacturing | |
| JP3060261B2 (ja) | 半導体装置の製造方法 | |
| US20090162981A1 (en) | Thin film transistor and method of manufacturing the same | |
| EP0129915B1 (en) | A method of manufacturing an integrated circuit device | |
| JPH11329923A (ja) | 半導体装置の製造方法 | |
| JPH04171979A (ja) | 半導体装置およびその製造方法 | |
| JPS63173340A (ja) | 半導体装置の製造方法 | |
| US20180358301A1 (en) | Semiconductor device and its manufacturing method | |
| JPS6387762A (ja) | 半導体装置の製造方法 | |
| US7830027B2 (en) | Level realignment following an epitaxy step | |
| JP3236596B2 (ja) | 半導体装置の作製方法 | |
| JPS62128118A (ja) | 半導体装置 | |
| JPH036058A (ja) | 半導体装置 | |
| JPS63108717A (ja) | 半導体装置の製造方法 | |
| JP2004214299A (ja) | 半導体装置の製造方法 | |
| WO2021148980A1 (en) | Methods of manufacturing ic devices on wafers, associated wafers and reticles | |
| JPH11260682A (ja) | アライメントマークの形成方法及び半導体装置の製造方法 | |
| JPH0682762B2 (ja) | 半導体装置 | |
| JPH0555111A (ja) | 半導体装置の製造方法 | |
| JPH10154642A (ja) | 半導体集積回路 | |
| JP2001144193A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
| JPH0311658A (ja) | 半導体装置の製造方法 | |
| JP2001168007A (ja) | エピタキシャル成長方法及び半導体素子 | |
| JPH02159010A (ja) | 半導体装置の製法 | |
| JPH01241868A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041018 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050131 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050318 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070130 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070227 |