JP2001168007A - エピタキシャル成長方法及び半導体素子 - Google Patents
エピタキシャル成長方法及び半導体素子Info
- Publication number
- JP2001168007A JP2001168007A JP34894299A JP34894299A JP2001168007A JP 2001168007 A JP2001168007 A JP 2001168007A JP 34894299 A JP34894299 A JP 34894299A JP 34894299 A JP34894299 A JP 34894299A JP 2001168007 A JP2001168007 A JP 2001168007A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial growth
- silicon
- view
- pattern
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 シリコンのエピタキシャル成長後のフォトリ
ソグラフィ工程でのパターン合わせが可能となる、エピ
タキシャル成長方法を得る。 【解決手段】 シリコン基板表面に、複数回のシリコン
エピタキシャル成長を行って半導体素子を作製するエピ
タキシャル成長方法であって、前記Ｎ−シリコンエピタ
キシャル成長層２の表面に、シリコン酸化膜によるパタ
ーンを形成し、フォトリソグラフィ法によって、前記Ｎ
−シリコンエピタキシャル成長層２表面上に部分的な酸
化膜領域を形成し、前記工程後のシリコン基板上に埋込
シリコンエピタキシャル成長層６を行い、前記酸化膜パ
ターン３”を用いて、後工程でのパターン合わせを行う
エピタキシャル成長方法とする。
ソグラフィ工程でのパターン合わせが可能となる、エピ
タキシャル成長方法を得る。 【解決手段】 シリコン基板表面に、複数回のシリコン
エピタキシャル成長を行って半導体素子を作製するエピ
タキシャル成長方法であって、前記Ｎ−シリコンエピタ
キシャル成長層２の表面に、シリコン酸化膜によるパタ
ーンを形成し、フォトリソグラフィ法によって、前記Ｎ
−シリコンエピタキシャル成長層２表面上に部分的な酸
化膜領域を形成し、前記工程後のシリコン基板上に埋込
シリコンエピタキシャル成長層６を行い、前記酸化膜パ
ターン３”を用いて、後工程でのパターン合わせを行う
エピタキシャル成長方法とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
における、シリコンのエピタキシャル成長方法及びこれ
を用いて製造した半導体素子に関するものである。
における、シリコンのエピタキシャル成長方法及びこれ
を用いて製造した半導体素子に関するものである。
【０００２】
【従来の技術】従来のパターンを有するシリコン基板上
に、シリコンのエピタキシャル成長を行う方法につい
て、以下説明する。
に、シリコンのエピタキシャル成長を行う方法につい
て、以下説明する。
【０００３】ここで、シリコン基板の伝導型がＮ型であ
って、シリコン基板上のパターン部に形成されている不
純物拡散の伝導型がＰ型であり、埋込を行うシリコンエ
ピタキシャル成長層の伝導型がＮ型の場合を例として説
明する。
って、シリコン基板上のパターン部に形成されている不
純物拡散の伝導型がＰ型であり、埋込を行うシリコンエ
ピタキシャル成長層の伝導型がＮ型の場合を例として説
明する。
【０００４】従来、Ｎ型シリコン基板の表面にＮ型のシ
リコンをエピタキシャル成長させる場合、シリコンエピ
タキシャル成長の基板となるシリコン基板（以下、Ｓｕ
ｂと称する）表面にＰ型の拡散部が施されている場合、
前記拡散部からのＰ型不純物（ボロン等）の飛び出しの
ため、得られるエピタキシャル層の不純物濃度がＮ型の
埋込エピにもかかわらず、Ｐ型になったり、あるいは、
エピタキシャル成長層の不純物濃度がばらついたり、又
は、所望の不純物濃度が得られないという問題点があっ
た。
リコンをエピタキシャル成長させる場合、シリコンエピ
タキシャル成長の基板となるシリコン基板（以下、Ｓｕ
ｂと称する）表面にＰ型の拡散部が施されている場合、
前記拡散部からのＰ型不純物（ボロン等）の飛び出しの
ため、得られるエピタキシャル層の不純物濃度がＮ型の
埋込エピにもかかわらず、Ｐ型になったり、あるいは、
エピタキシャル成長層の不純物濃度がばらついたり、又
は、所望の不純物濃度が得られないという問題点があっ
た。
【０００５】そこで、埋込みシリコンエピタキシャル成
長においては、シリコンエピタキシャル成長の成長源
に、四塩化珪素を用いて、埋込み無しの場合、１１５５
℃に対し、埋込にシリコンエピタキシャル成長の場合に
は、１０００℃から１１００℃までの範囲に成長温度を
下げる。これによって、逆伝導型の不純物拡散部からの
ボロン等の飛び出しを減らし、シリコンエピタキシャル
成長を行なっていた。
長においては、シリコンエピタキシャル成長の成長源
に、四塩化珪素を用いて、埋込み無しの場合、１１５５
℃に対し、埋込にシリコンエピタキシャル成長の場合に
は、１０００℃から１１００℃までの範囲に成長温度を
下げる。これによって、逆伝導型の不純物拡散部からの
ボロン等の飛び出しを減らし、シリコンエピタキシャル
成長を行なっていた。
【０００６】
【発明が解決しようとする課題】しかしながら、成長温
度を下げて、シリコンエピタキシャル成長を行うこと
は、エピタキシャルシリコンの結晶性を損なうととも
に、埋込エピにおいて、シリコンエピタキシャル成長後
の表面パターンが、Ｓｕｂ側のパターンから位置も形状
も変化するといった現象を引き起こしていた。
度を下げて、シリコンエピタキシャル成長を行うこと
は、エピタキシャルシリコンの結晶性を損なうととも
に、埋込エピにおいて、シリコンエピタキシャル成長後
の表面パターンが、Ｓｕｂ側のパターンから位置も形状
も変化するといった現象を引き起こしていた。
【０００７】上記問題点を、一般にパターンシフトと呼
ぶ。これは、Ｓｕｂに拡散によるパターンを形成する際
に、Ｓｕｂ表面の酸化、エッチング等を行うことでＳｕ
ｂ表面に数ｎｍの段差を形成している部分が、埋込エピ
の際に位置や形状が変化するためである。半導体工程に
おいて、このパターンシフトがあると、次のフォトリソ
グラフィ工程においてパターンの正確な合わせが難しく
なる。これらを解決するためには、従来、Ｓｕｂの結晶
方位を＜１００＞面から数度ずらしたＳｕｂを用いた
り、モノシランを成長源に用いることで対処してきた。
ぶ。これは、Ｓｕｂに拡散によるパターンを形成する際
に、Ｓｕｂ表面の酸化、エッチング等を行うことでＳｕ
ｂ表面に数ｎｍの段差を形成している部分が、埋込エピ
の際に位置や形状が変化するためである。半導体工程に
おいて、このパターンシフトがあると、次のフォトリソ
グラフィ工程においてパターンの正確な合わせが難しく
なる。これらを解決するためには、従来、Ｓｕｂの結晶
方位を＜１００＞面から数度ずらしたＳｕｂを用いた
り、モノシランを成長源に用いることで対処してきた。
【０００８】しかしながら、これらの方法では、シフト
量を前もって他のシリコン基板によって確認すること
で、実際の製品を埋込エピした場合のシフト量を推定し
て行うため、シリコン基板毎にシフト量が変化した場合
の調整は不可能であり、パターンが微細化すればするほ
ど、完全なパターン合わせが難しくなる問題点があっ
た。
量を前もって他のシリコン基板によって確認すること
で、実際の製品を埋込エピした場合のシフト量を推定し
て行うため、シリコン基板毎にシフト量が変化した場合
の調整は不可能であり、パターンが微細化すればするほ
ど、完全なパターン合わせが難しくなる問題点があっ
た。
【０００９】これについて、以下、図面を用いて説明す
る。
る。
【００１０】従来の埋込エピタキシャル成長方法につい
て、図３に示す。図３（ａ）は、Ｎ −シリコンエピタキ
シャル成長層を有するＮ＋シリコン基板１の平面図と断
面図であり、図３（ｂ）は、酸化膜３とレジストパター
ン４を形成した状態の平面図と断面図であり、図３
（ｃ）は、レジスト除去後の状態を示す平面図と断面図
であり、図３（ｄ）は、選択的にＰ＋拡散層５を拡散し
た状態を示す平面図と断面図であり、図３（ｅ）は、先
の基板を、エピタキシャル成長炉に投入し、埋込シリコ
ンエピタキシャル成長層６形成した状態を示す平面図と
断面図である。
て、図３に示す。図３（ａ）は、Ｎ −シリコンエピタキ
シャル成長層を有するＮ＋シリコン基板１の平面図と断
面図であり、図３（ｂ）は、酸化膜３とレジストパター
ン４を形成した状態の平面図と断面図であり、図３
（ｃ）は、レジスト除去後の状態を示す平面図と断面図
であり、図３（ｄ）は、選択的にＰ＋拡散層５を拡散し
た状態を示す平面図と断面図であり、図３（ｅ）は、先
の基板を、エピタキシャル成長炉に投入し、埋込シリコ
ンエピタキシャル成長層６形成した状態を示す平面図と
断面図である。
【００１１】図３（ｅ）では、Ｐ＋拡散層５に対応す
る、シリコンエピタキシャル成長層が右上にずれている
が、エピタキシャル成長後には、このずれは確認不可能
であった。即ち、完全なパターン合わせが難しくなる問
題点があった。
る、シリコンエピタキシャル成長層が右上にずれている
が、エピタキシャル成長後には、このずれは確認不可能
であった。即ち、完全なパターン合わせが難しくなる問
題点があった。
【００１２】このように、従来のエピタキシャル成長方
法では、次工程以降のフォトリソグラフィ工程における
正確なパターン合わせが不可能であった。
法では、次工程以降のフォトリソグラフィ工程における
正確なパターン合わせが不可能であった。
【００１３】従って、本発明の目的は、シリコンのエピ
タキシャル成長後のフォトリソグラフィ工程でのパター
ン合わせが可能となる、エピタキシャル成長方法及びこ
れを用いて製造した半導体素子を提供することにある。
タキシャル成長後のフォトリソグラフィ工程でのパター
ン合わせが可能となる、エピタキシャル成長方法及びこ
れを用いて製造した半導体素子を提供することにある。
【００１４】
【課題を解決するための手段】本発明によるエピタキシ
ャル成長は、シリコン基板表面に、シリコン層をエピタ
キシャル成長させる方法において、前記シリコンウエハ
ー表面にパターンが形成されているシリコン基板上に、
部分的に酸化膜を付けて、シリコンエピタキシャル成長
を行うことでエピタキシャル成長後のフォトリソグラフ
ィ工程におけるパターン合わせを可能とするものであ
る。
ャル成長は、シリコン基板表面に、シリコン層をエピタ
キシャル成長させる方法において、前記シリコンウエハ
ー表面にパターンが形成されているシリコン基板上に、
部分的に酸化膜を付けて、シリコンエピタキシャル成長
を行うことでエピタキシャル成長後のフォトリソグラフ
ィ工程におけるパターン合わせを可能とするものであ
る。
【００１５】本発明は、このような従来方法に変わり、
埋込エピ時にＳｕｂ表面のパターン上に一部のみ酸化膜
を形成し、その上にシリコンエピタキシャル成長を行う
ことで、酸化膜の無いところには通常のエピタキシャル
成長が行われ、酸化膜上はエピタキシャル成長が行われ
ないことで、Ｓｕｂのパターンがエピタキシャル成長後
にもエピタキシャル成長に左右されずに確認できる。
埋込エピ時にＳｕｂ表面のパターン上に一部のみ酸化膜
を形成し、その上にシリコンエピタキシャル成長を行う
ことで、酸化膜の無いところには通常のエピタキシャル
成長が行われ、酸化膜上はエピタキシャル成長が行われ
ないことで、Ｓｕｂのパターンがエピタキシャル成長後
にもエピタキシャル成長に左右されずに確認できる。
【００１６】そこで、この部分において、次工程以降の
フォトリソグラフィ工程のパターン合わせを行うこと
で、パターンのずれのない埋込エピタキシャル成長が可
能となる。
フォトリソグラフィ工程のパターン合わせを行うこと
で、パターンのずれのない埋込エピタキシャル成長が可
能となる。
【００１７】本発明によるエピタキシャル成長を用いる
と、従来のようなパターンシフト軽減のために行ってい
たエピタキシャル成長の成長速度を低下させる必要が無
い。これにより、エピタキシャル成長の成長時間も短く
なる。又、エピタキシャル成長時間が短いので、シリコ
ン基板の熱履歴も短くなり、シリコン基板の反り、スリ
ップ（格子欠陥）も発生しにくくなり、これを用いた半
導体素子の品質も向上する。
と、従来のようなパターンシフト軽減のために行ってい
たエピタキシャル成長の成長速度を低下させる必要が無
い。これにより、エピタキシャル成長の成長時間も短く
なる。又、エピタキシャル成長時間が短いので、シリコ
ン基板の熱履歴も短くなり、シリコン基板の反り、スリ
ップ（格子欠陥）も発生しにくくなり、これを用いた半
導体素子の品質も向上する。
【００１８】即ち、本発明は、シリコン基板表面に、複
数回のシリコンエピタキシャル成長を行って半導体素子
を作製するエピタキシャル成長方法であって、前記シリ
コンエピタキシャル成長層の表面に、シリコン酸化膜に
よるパターンを形成し、フォトリソグラフィ法によっ
て、前記シリコンエピタキシャル成長層表面上に部分的
な酸化膜領域を形成し、前記工程後のシリコン基板上に
シリコンエピタキシャル成長を行い、前記酸化膜領域を
用いて、後工程でのパターン合わせを行うエピタキシャ
ル成長方法である。
数回のシリコンエピタキシャル成長を行って半導体素子
を作製するエピタキシャル成長方法であって、前記シリ
コンエピタキシャル成長層の表面に、シリコン酸化膜に
よるパターンを形成し、フォトリソグラフィ法によっ
て、前記シリコンエピタキシャル成長層表面上に部分的
な酸化膜領域を形成し、前記工程後のシリコン基板上に
シリコンエピタキシャル成長を行い、前記酸化膜領域を
用いて、後工程でのパターン合わせを行うエピタキシャ
ル成長方法である。
【００１９】また、本発明は、前記エピタキシャル成長
方法において、部分的な酸化膜領域は、シリコン層上に
て複数個設けられているエピタキシャル成長方法であ
る。
方法において、部分的な酸化膜領域は、シリコン層上に
て複数個設けられているエピタキシャル成長方法であ
る。
【００２０】また、本発明は、前記エピタキシャル成長
方法を用いて製造してなる静電誘導型トランジスタまた
は縦型電界効果トランジスタまたはＩＧＢＴのいずれか
の半導体素子である。
方法を用いて製造してなる静電誘導型トランジスタまた
は縦型電界効果トランジスタまたはＩＧＢＴのいずれか
の半導体素子である。
【００２１】
【実施例】本発明の実施例による、エピタキシャル成長
方法及びこれを用いて製造した半導体素子について、以
下説明する。
方法及びこれを用いて製造した半導体素子について、以
下説明する。
【００２２】図１に、本発明の実施例のエピタキシャル
成長方法の説明図を示す。図１（ａ）は、Ｎ型のＮ−シ
リコンエピタキシャル成長層２を有するＮ＋シリコン基
板１の平面図と断面図であり、図１（ｂ）は、レジスト
パターン４を示す平面図と断面図であり、図１（ｃ）
は、レジスト除去後の状態を示す平面図と断面図であ
り、図１（ｄ）は、選択的にＰ＋拡散層５を拡散した状
態を示す平面図と断面図であり、図１（ｅ）は、再度レ
ジストパターン４ａを形成した状態を示す平面図と断面
図である。
成長方法の説明図を示す。図１（ａ）は、Ｎ型のＮ−シ
リコンエピタキシャル成長層２を有するＮ＋シリコン基
板１の平面図と断面図であり、図１（ｂ）は、レジスト
パターン４を示す平面図と断面図であり、図１（ｃ）
は、レジスト除去後の状態を示す平面図と断面図であ
り、図１（ｄ）は、選択的にＰ＋拡散層５を拡散した状
態を示す平面図と断面図であり、図１（ｅ）は、再度レ
ジストパターン４ａを形成した状態を示す平面図と断面
図である。
【００２３】図１（ａ）は、Ｎ型のＮ−シリコンエピタ
キシャル成長層２を有するＮ＋シリコン基板１の平面図
と断面図を示している。図１にて、Ｎ＋シリコン基板１
は、Ｎ型の不純物濃度１×１０２０ｃｍ−３、厚み４８
０μｍのシリコン基板であり、その上にＮ型の不純物濃
度１×１０１４ｃｍ−３厚み５０μｍのＮ−シリコンエ
ピタキシャル成長層２が、エピタキシャル成長されてい
る。
キシャル成長層２を有するＮ＋シリコン基板１の平面図
と断面図を示している。図１にて、Ｎ＋シリコン基板１
は、Ｎ型の不純物濃度１×１０２０ｃｍ−３、厚み４８
０μｍのシリコン基板であり、その上にＮ型の不純物濃
度１×１０１４ｃｍ−３厚み５０μｍのＮ−シリコンエ
ピタキシャル成長層２が、エピタキシャル成長されてい
る。
【００２４】図１（ｂ）は、前記基板を全面酸化し、フ
ォトリソグラフィ技術によって表面にレジストパターン
４を形成した状態を示す平面図と断面図である。
ォトリソグラフィ技術によって表面にレジストパターン
４を形成した状態を示す平面図と断面図である。
【００２５】図１（ｃ）は、前記基板を化学薬品のバッ
ファト゛弗酸を用いてレジストパターン４によって保護さ
れていない酸化膜を除去した後に、硫酸によってレジス
トを除去した状態を示す平面図と断面図である。
ファト゛弗酸を用いてレジストパターン４によって保護さ
れていない酸化膜を除去した後に、硫酸によってレジス
トを除去した状態を示す平面図と断面図である。
【００２６】図１（ｄ）は、前記基板に、窒化ボロン等
のＰ型拡散源を用い、選択的にＰ＋拡散層５を拡散形成
した状態である。
のＰ型拡散源を用い、選択的にＰ＋拡散層５を拡散形成
した状態である。
【００２７】図１（ｅ）は、図１（ｄ）における酸化膜
パターン３”を、バッファド弗酸によって全面除去した
後に基板を全面酸化し、再度フォトリソグラフィ技術に
よって、図１（ｅ）のように、部分的にレジストパター
ン４ａを再形成した状態を示す平面図と断面図である。
パターン３”を、バッファド弗酸によって全面除去した
後に基板を全面酸化し、再度フォトリソグラフィ技術に
よって、図１（ｅ）のように、部分的にレジストパター
ン４ａを再形成した状態を示す平面図と断面図である。
【００２８】図２は、本発明の実施例のエピタキシャル
成長方法の次の工程の説明図である。図２（ａ）は、先
の酸化膜パターン３”の内、レジストパターン４ａによ
って保護されていない部分をバッファド弗酸を用いて除
去した後、硫酸によって先のレジストパターン４ａを除
去した状態を示す平面図と断面図である。図２（ｂ）
は、先の基板を、エピタキシャル成長炉に投入し、埋込
み用のシリコンエピタキシャル成長を行った状態を示す
平面図と断面図である。
成長方法の次の工程の説明図である。図２（ａ）は、先
の酸化膜パターン３”の内、レジストパターン４ａによ
って保護されていない部分をバッファド弗酸を用いて除
去した後、硫酸によって先のレジストパターン４ａを除
去した状態を示す平面図と断面図である。図２（ｂ）
は、先の基板を、エピタキシャル成長炉に投入し、埋込
み用のシリコンエピタキシャル成長を行った状態を示す
平面図と断面図である。
【００２９】本発明の実施例によるエピタキシャル成長
方法である図１、図２と従来のエピタキシャル成長方法
である図３について比較する。
方法である図１、図２と従来のエピタキシャル成長方法
である図３について比較する。
【００３０】図２（ｂ）において、点線で示すように、
シリコンエピタキシャル成長後においてＳｕｂ側のパタ
ーンがシフトを起こし右下にずれているが、酸化膜パタ
ーン３”によってＳｕｂ側のパターンの位置が確認でき
る。これによって、次工程以降のフォトリソグラフィ工
程におけるパターン合わせが可能となる。
シリコンエピタキシャル成長後においてＳｕｂ側のパタ
ーンがシフトを起こし右下にずれているが、酸化膜パタ
ーン３”によってＳｕｂ側のパターンの位置が確認でき
る。これによって、次工程以降のフォトリソグラフィ工
程におけるパターン合わせが可能となる。
【００３１】以上のように、本発明によれば、あらゆる
埋込エピを行う場合、パターンの一部に酸化膜を残して
エピタキシャル成長を行うことのみで容易にｓｕｂ側の
パターンを確認することが可能である。又、昨今の半導
体におけるパターンの微細化された製品の埋込エピにも
対応が容易に可能である。
埋込エピを行う場合、パターンの一部に酸化膜を残して
エピタキシャル成長を行うことのみで容易にｓｕｂ側の
パターンを確認することが可能である。又、昨今の半導
体におけるパターンの微細化された製品の埋込エピにも
対応が容易に可能である。
【００３２】
【発明の効果】以上、本発明によれば、シリコンのエピ
タキシャル成長後のフォトリソグラフィ工程でのパター
ン合わせが可能となる、エピタキシャル成長方法及びこ
れを用いて製造した半導体素子を提供することができ
る。
タキシャル成長後のフォトリソグラフィ工程でのパター
ン合わせが可能となる、エピタキシャル成長方法及びこ
れを用いて製造した半導体素子を提供することができ
る。
【図１】本発明の実施例によるエピタキシャル成長方法
の説明図。図１（ａ）は、Ｎ−シリコンエピタキシャル
成長層を有するＮ＋シリコン基板の平面図と断面図、図
１（ｂ）は、レジストパターンを示す平面図と断面図、
図１（ｃ）は、レジスト除去後の状態を示す平面図と断
面図、図１（ｄ）は、選択的にＰ＋層を拡散した状態を
示す平面図と断面図、図１（ｅ）は、再度レジストパタ
ーンを形成した状態を示す平面図と断面図。
の説明図。図１（ａ）は、Ｎ−シリコンエピタキシャル
成長層を有するＮ＋シリコン基板の平面図と断面図、図
１（ｂ）は、レジストパターンを示す平面図と断面図、
図１（ｃ）は、レジスト除去後の状態を示す平面図と断
面図、図１（ｄ）は、選択的にＰ＋層を拡散した状態を
示す平面図と断面図、図１（ｅ）は、再度レジストパタ
ーンを形成した状態を示す平面図と断面図。
【図２】本発明の実施例によるエピタキシャル成長方法
の図１の後工程の説明図。図２（ａ）は、酸化膜の内、
レジストによって保護されていない部分をバッファド弗
酸を用いて除去した後、硫酸によって先のレジストを除
去した状態を示す平面図と断面図、図２（ｂ）は、先の
基板を、エピタキシャル成長炉に投入し、埋込みシリコ
ンエピタキシャル成長を行った状態を示す平面図と断面
図。
の図１の後工程の説明図。図２（ａ）は、酸化膜の内、
レジストによって保護されていない部分をバッファド弗
酸を用いて除去した後、硫酸によって先のレジストを除
去した状態を示す平面図と断面図、図２（ｂ）は、先の
基板を、エピタキシャル成長炉に投入し、埋込みシリコ
ンエピタキシャル成長を行った状態を示す平面図と断面
図。
【図３】従来例のエピタキシャル成長方法の説明図。図
３（ａ）は、Ｎ−シリコンエピタキシャル成長層を有す
るＮ＋シリコン基板の平面図と断面図、図３（ｂ）は、
レジストパターンを示す平面図と断面図、図３（ｃ）
は、レジスト除去後の状態を示す平面図と断面図、図３
（ｄ）は、選択的にＰ＋拡散層を拡散した状態を示す平
面図と断面図であり、図３（ｅ）は、先の基板を、エピ
タキシャル成長炉に投入し、埋込シリコンエピタキシャ
ル成長層を形成した状態を示す平面図と断面図。
３（ａ）は、Ｎ−シリコンエピタキシャル成長層を有す
るＮ＋シリコン基板の平面図と断面図、図３（ｂ）は、
レジストパターンを示す平面図と断面図、図３（ｃ）
は、レジスト除去後の状態を示す平面図と断面図、図３
（ｄ）は、選択的にＰ＋拡散層を拡散した状態を示す平
面図と断面図であり、図３（ｅ）は、先の基板を、エピ
タキシャル成長炉に投入し、埋込シリコンエピタキシャ
ル成長層を形成した状態を示す平面図と断面図。
１ Ｎ＋シリコン基板 ２ Ｎ−シリコンエピタキシャル成長層 ３ 酸化膜 ３'，３” 酸化膜パターン ４，４ａ レジストパターン ５ Ｐ＋拡散層 ５' パターンシフト後のボロン拡散部 ６ 埋込みシリコンエピタキシャル成長層
Claims (3)
- 【請求項１】 シリコン基板表面に、複数回のシリコン
エピタキシャル成長を行って半導体素子を作製するエピ
タキシャル成長方法であって、前記シリコンエピタキシ
ャル成長層の表面に、シリコン酸化膜によるパターンを
形成し、フォトリソグラフィ法によって、前記シリコン
エピタキシャル成長層表面上に部分的な酸化膜領域を形
成し、前記工程後のシリコン基板上にシリコンエピタキ
シャル成長を行い、前記酸化膜領域を用いて、後工程で
のパターン合わせを行うことを特徴とするエピタキシャ
ル成長方法。 - 【請求項２】 請求項１記載のエピタキシャル成長方法
において、前記部分的な酸化膜領域は、シリコン層上に
て複数個設けられていることを特徴とするエピタキシャ
ル成長方法。 - 【請求項３】 請求項１または２に記載のエピタキシャ
ル成長方法を用いて製造してなることを特徴とする静電
誘導型トランジスタまたは縦型電界効果トランジスタま
たはＩＧＢＴのいずれかの半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34894299A JP2001168007A (ja) | 1999-12-08 | 1999-12-08 | エピタキシャル成長方法及び半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34894299A JP2001168007A (ja) | 1999-12-08 | 1999-12-08 | エピタキシャル成長方法及び半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168007A true JP2001168007A (ja) | 2001-06-22 |
Family
ID=18400430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34894299A Pending JP2001168007A (ja) | 1999-12-08 | 1999-12-08 | エピタキシャル成長方法及び半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168007A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
| JP2009176766A (ja) * | 2008-01-21 | 2009-08-06 | Renesas Technology Corp | 半導体装置 |
-
1999
- 1999-12-08 JP JP34894299A patent/JP2001168007A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
| JP2009176766A (ja) * | 2008-01-21 | 2009-08-06 | Renesas Technology Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10256169A (ja) | 半導体装置の製造方法 | |
| JPH02222161A (ja) | 半導体装置の製造方法 | |
| JP2001168007A (ja) | エピタキシャル成長方法及び半導体素子 | |
| US8330223B2 (en) | Bipolar transistor | |
| JPH0582441A (ja) | 炭化シリコンバイポーラ半導体装置およびその製造方法 | |
| US9608068B2 (en) | Substrate with strained and relaxed silicon regions | |
| JP2000021778A (ja) | エピタキシャル成長方法 | |
| JPH0574669A (ja) | 半導体装置の製造方法 | |
| US7776679B2 (en) | Method for forming silicon wells of different crystallographic orientations | |
| JP2006216632A (ja) | Ｓｏｉウエハの製造方法 | |
| JP3109121B2 (ja) | 半導体基板の製造方法 | |
| JP2500427B2 (ja) | バイポ―ラ型半導体装置の製造方法 | |
| JP2943006B2 (ja) | 半導体基板の製造方法 | |
| JPH02119123A (ja) | 半導体装置の製造方法 | |
| JP3186289B2 (ja) | 半導体装置の製造方法 | |
| JPS63124445A (ja) | 半導体装置の製造方法 | |
| JP2005079194A (ja) | 半導体素子及び半導体装置の製造方法 | |
| JPH10144780A (ja) | 半導体装置の製造方法 | |
| JPH0546706B2 (ja) | ||
| JPH04324922A (ja) | 半導体装置とその製造方法 | |
| JP5238941B2 (ja) | 半導体装置の製造方法 | |
| JP3143188B2 (ja) | エピタキシャル成長方法 | |
| JPS6122465B2 (ja) | ||
| JPH04357838A (ja) | 半導体装置の製造方法 | |
| JPH0456148A (ja) | 誘電体分離基板の製造方法 |