JPH04357838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04357838A JPH04357838A JP13248991A JP13248991A JPH04357838A JP H04357838 A JPH04357838 A JP H04357838A JP 13248991 A JP13248991 A JP 13248991A JP 13248991 A JP13248991 A JP 13248991A JP H04357838 A JPH04357838 A JP H04357838A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
に関し，特に素子分離用フィールド酸化膜の形成方法に
関する。
に関し，特に素子分離用フィールド酸化膜の形成方法に
関する。
【０００２】素子が微細化するにつれて，フィールド酸
化膜の形成に伴って発生する，いわゆるバーズビークに
よって活性領域を画定する精度が低下することがないよ
うなフィールド酸化膜形成技術が必要とされている。
化膜の形成に伴って発生する，いわゆるバーズビークに
よって活性領域を画定する精度が低下することがないよ
うなフィールド酸化膜形成技術が必要とされている。
【０００３】
【従来の技術】図２は従来例の説明図である。図におい
て，７はシリコン（Ｓｉ）基板， ８は二酸化シリコン
（ＳｉＯ２）膜， ９は多結晶シリコン（ポリＳｉ）膜
， １０は窒化シリコン（Ｓｉ３Ｎ４） 膜，１１はレ
ジスト膜， １２はフィールドＳｉＯ２膜， １３は
Ｓｉ３Ｎ４膜痕， １４はポリＳｉ膜痕である。
て，７はシリコン（Ｓｉ）基板， ８は二酸化シリコン
（ＳｉＯ２）膜， ９は多結晶シリコン（ポリＳｉ）膜
， １０は窒化シリコン（Ｓｉ３Ｎ４） 膜，１１はレ
ジスト膜， １２はフィールドＳｉＯ２膜， １３は
Ｓｉ３Ｎ４膜痕， １４はポリＳｉ膜痕である。
【０００４】従来，例えば特開昭５６ー７０６４４ 号
に記載されているような， バーズビークを短縮しつつ
応力による結晶欠陥の発生が少ない， ポリＳｉ膜を緩
衝層に用いたＬＯＣＯＳ法が知られている。
に記載されているような， バーズビークを短縮しつつ
応力による結晶欠陥の発生が少ない， ポリＳｉ膜を緩
衝層に用いたＬＯＣＯＳ法が知られている。
【０００５】この方法では，図２（ａ）に示すように，
Ｓｉ基板７表面を酸化して薄いＳｉＯ２膜８を形成し，
その上にポリＳｉ膜９，Ｓｉ３Ｎ４膜１０を順次形成し
，活性領域形成予定領域に対応するパターンのレジスト
膜１１をマスクとして， Ｓｉ３Ｎ４膜１０を選択的に
エッチング除去して，所定の Ｓｉ３Ｎ４膜１０のパタ
ーンを形成すると同時に，フィールドＳｉＯ２膜１２の
形成予定領域のポリＳｉ膜９を露出させた後，図２（ｂ
）に示すように，Ｓｉ基板７を酸化してフィールドＳｉ
Ｏ２膜１２を形成していた。
Ｓｉ基板７表面を酸化して薄いＳｉＯ２膜８を形成し，
その上にポリＳｉ膜９，Ｓｉ３Ｎ４膜１０を順次形成し
，活性領域形成予定領域に対応するパターンのレジスト
膜１１をマスクとして， Ｓｉ３Ｎ４膜１０を選択的に
エッチング除去して，所定の Ｓｉ３Ｎ４膜１０のパタ
ーンを形成すると同時に，フィールドＳｉＯ２膜１２の
形成予定領域のポリＳｉ膜９を露出させた後，図２（ｂ
）に示すように，Ｓｉ基板７を酸化してフィールドＳｉ
Ｏ２膜１２を形成していた。
【０００６】
【発明が解決しようとする課題】ところが，半導体素子
の微細化に伴い，活性領域の幅が小さくなるにつれ，図
２（ｃ）に Ｓｉ３Ｎ４膜１０，及びポリＳｉ膜９をエ
ッチング除去した Ｓｉ３Ｎ４膜痕１３， 及びポリＳ
ｉ痕１４で示すように，ポリＳｉ膜９の横方向酸化によ
ると思われる活性領域パターンの異常が発生するように
なってきた。
の微細化に伴い，活性領域の幅が小さくなるにつれ，図
２（ｃ）に Ｓｉ３Ｎ４膜１０，及びポリＳｉ膜９をエ
ッチング除去した Ｓｉ３Ｎ４膜痕１３， 及びポリＳ
ｉ痕１４で示すように，ポリＳｉ膜９の横方向酸化によ
ると思われる活性領域パターンの異常が発生するように
なってきた。
【０００７】本発明は，いわゆるポリバッフアＬＯＣＯ
Ｓ法を改良して，活性領域のパターンがより正確に画定
可能なフィールド酸化膜形成方法を提供することを目的
とする。
Ｓ法を改良して，活性領域のパターンがより正確に画定
可能なフィールド酸化膜形成方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１はＳｉ基板，２はＳｉＯ２膜
，３は非晶質Ｓｉ膜，４はポリＳｉ膜，５はフィールド
ＳｉＯ２膜である。
図である。図において，１はＳｉ基板，２はＳｉＯ２膜
，３は非晶質Ｓｉ膜，４はポリＳｉ膜，５はフィールド
ＳｉＯ２膜である。
【０００９】活性領域を正確な形状寸法に形成するため
に，ＳｉＯ２膜上に，非晶質Ｓｉ膜を低温で熱処理して
形成したグレインサイズの大きい， 即ち， 比較的酸
化されにくいポリＳｉ膜を形成することによって，問題
点は解決される。即ち， 本発明の目的は， 図１（ａ
）に示すように，Ｓｉ基板１表面にＳｉＯ２膜２を形成
する工程と，図１（ｂ）に示すように，該ＳｉＯ２膜２
上に非晶質Ｓｉ膜３を形成する工程と，図１（ｃ）に示
すように，該非晶質Ｓｉ膜３を熱処理して多結晶化し，
ポリＳｉ膜４を形成する工程と，図１（ｄ）に示すよ
うに，該ポリＳｉ膜４上に Ｓｉ３Ｎ４膜５を形成する
工程と，図１（ｅ）に示すように，該 Ｓｉ３Ｎ４膜５
を選択的に除去して所定の Ｓｉ３Ｎ４膜パターンを形
成し， 同時に， 該ポリＳｉ膜４の一部を露出させる
工程と，図１（ｆ）に示すように，該ポリＳｉ膜４及び
Ｓｉ基板１を酸化して，フィールドＳｉＯ２膜６を形成
する工程とを含むことにより達成される。
に，ＳｉＯ２膜上に，非晶質Ｓｉ膜を低温で熱処理して
形成したグレインサイズの大きい， 即ち， 比較的酸
化されにくいポリＳｉ膜を形成することによって，問題
点は解決される。即ち， 本発明の目的は， 図１（ａ
）に示すように，Ｓｉ基板１表面にＳｉＯ２膜２を形成
する工程と，図１（ｂ）に示すように，該ＳｉＯ２膜２
上に非晶質Ｓｉ膜３を形成する工程と，図１（ｃ）に示
すように，該非晶質Ｓｉ膜３を熱処理して多結晶化し，
ポリＳｉ膜４を形成する工程と，図１（ｄ）に示すよ
うに，該ポリＳｉ膜４上に Ｓｉ３Ｎ４膜５を形成する
工程と，図１（ｅ）に示すように，該 Ｓｉ３Ｎ４膜５
を選択的に除去して所定の Ｓｉ３Ｎ４膜パターンを形
成し， 同時に， 該ポリＳｉ膜４の一部を露出させる
工程と，図１（ｆ）に示すように，該ポリＳｉ膜４及び
Ｓｉ基板１を酸化して，フィールドＳｉＯ２膜６を形成
する工程とを含むことにより達成される。
【００１０】また，前記非晶質Ｓｉ膜３を多結晶化する
熱処理を７００℃以下にて行うことにより，さらに，前
記非晶質Ｓｉ膜３の厚さを，活性領域が形成できる厚さ
以上に形成することにより達成される。
熱処理を７００℃以下にて行うことにより，さらに，前
記非晶質Ｓｉ膜３の厚さを，活性領域が形成できる厚さ
以上に形成することにより達成される。
【００１１】
【作用】非晶質Ｓｉを低温アニールにより多結晶化する
と，結晶サイズが大きくできることによって，横方向の
酸化が抑制されたものと推定している。
と，結晶サイズが大きくできることによって，横方向の
酸化が抑制されたものと推定している。
【００１２】請求項２の温度範囲にて結晶化すると，更
に活性領域パターンが精密に形成されることを実験的に
確認した。また，請求項３については，初期のＳｉＯ２
膜が５０Å， Ｓｉ３Ｎ４膜が １，０００〜１，５
００Å， Ｓｉ３Ｎ４膜パターンの幅が ０．６μｍ
以下， フィールドＳｉＯ２膜の膜厚が ３，５００Å
の場合， 非晶質Ｓｉ膜の膜厚を ３００Å以上にしな
いとバーズビークが伸びて， 活性領域が確保できなく
なることを実験的に見出した。このような最小値が存在
することは新たな発見である。
に活性領域パターンが精密に形成されることを実験的に
確認した。また，請求項３については，初期のＳｉＯ２
膜が５０Å， Ｓｉ３Ｎ４膜が １，０００〜１，５
００Å， Ｓｉ３Ｎ４膜パターンの幅が ０．６μｍ
以下， フィールドＳｉＯ２膜の膜厚が ３，５００Å
の場合， 非晶質Ｓｉ膜の膜厚を ３００Å以上にしな
いとバーズビークが伸びて， 活性領域が確保できなく
なることを実験的に見出した。このような最小値が存在
することは新たな発見である。
【００１３】なお， 各パラメータの値によってこの最
小膜厚は変わると考えられ， また， 厚すぎるとフィ
ールドＳｉＯ２膜による段差が大きくなるため最適化す
る必要がある。
小膜厚は変わると考えられ， また， 厚すぎるとフィ
ールドＳｉＯ２膜による段差が大きくなるため最適化す
る必要がある。
【００１４】
【実施例】図１は本発明の原理説明図兼一実施例の工程
順模式断面図である。まず，図１（ａ）に示すように，
Ｓｉ基板１の表面に熱酸化によって５０ÅのＳｉＯ２膜
２を形成した上に， 図１（ｂ）に示すように，ジジラ
ン（Ｓｉ２Ｈ６） を主原料ガスとする ＣＶＤ法によ
って非晶質Ｓｉ膜３を ５００Åの厚さに形成した。
順模式断面図である。まず，図１（ａ）に示すように，
Ｓｉ基板１の表面に熱酸化によって５０ÅのＳｉＯ２膜
２を形成した上に， 図１（ｂ）に示すように，ジジラ
ン（Ｓｉ２Ｈ６） を主原料ガスとする ＣＶＤ法によ
って非晶質Ｓｉ膜３を ５００Åの厚さに形成した。
【００１５】図１（ｃ）に示すように，これを ６５０
℃， 窒素（Ｎ２）雰囲気中で３時間アニールすること
により，結晶化してポリＳｉ膜４とした後，図１（ｄ）
に示すように，ＣＶＤ法により，７００ ℃にて Ｓ
ｉ３Ｎ４ 膜５を １，５００Åの厚さに成長した。
℃， 窒素（Ｎ２）雰囲気中で３時間アニールすること
により，結晶化してポリＳｉ膜４とした後，図１（ｄ）
に示すように，ＣＶＤ法により，７００ ℃にて Ｓ
ｉ３Ｎ４ 膜５を １，５００Åの厚さに成長した。
【００１６】そして，図１（ｅ）に示すように，活性領
域にバーズビーク分のシフトを加えたパターンのレジス
ト膜を形成し， Ｓｉ３Ｎ４膜５をエッチングして，図
１（ｆ）に示すように，露出したポリＳｉ膜４とＳｉ基
板１を熱酸化して，３，５００ Åの厚さのフィールド
ＳｉＯ２膜６を形成した。
域にバーズビーク分のシフトを加えたパターンのレジス
ト膜を形成し， Ｓｉ３Ｎ４膜５をエッチングして，図
１（ｆ）に示すように，露出したポリＳｉ膜４とＳｉ基
板１を熱酸化して，３，５００ Åの厚さのフィールド
ＳｉＯ２膜６を形成した。
【００１７】このとき，活性領域のパターンは図２（ｃ
）に示したような従来法に比べて，ポリＳｉ膜４の横方
向の酸化が規則的に行われた高精度のものが得られた。 この後は，活性領域の Ｓｉ３Ｎ４膜５，ポリＳｉ膜４
を除去し，ゲートＳｉＯ２膜形成等の通常の工程によっ
てＭＯＳデバイスを形成する。
）に示したような従来法に比べて，ポリＳｉ膜４の横方
向の酸化が規則的に行われた高精度のものが得られた。 この後は，活性領域の Ｓｉ３Ｎ４膜５，ポリＳｉ膜４
を除去し，ゲートＳｉＯ２膜形成等の通常の工程によっ
てＭＯＳデバイスを形成する。
【００１８】この実施例で，６５０ ℃のアニールを行
わなかった場合，Ｓｉ３Ｎ４膜５の成長時に結晶化する
ことになる。このとき， アニールした場合よりもパタ
ーン精度は悪化したが， 始めからポリＳｉ膜を形成し
た場合に比べると， より高精度であった。
わなかった場合，Ｓｉ３Ｎ４膜５の成長時に結晶化する
ことになる。このとき， アニールした場合よりもパタ
ーン精度は悪化したが， 始めからポリＳｉ膜を形成し
た場合に比べると， より高精度であった。
【００１９】またこの実施例で， パターン幅が ０．
６〜０．４ μｍの場合， 非晶質Ｓｉ膜３の膜厚は
５００Åが好適であり， ３００ Åが活性領域が形成
されるための最小値であった。
６〜０．４ μｍの場合， 非晶質Ｓｉ膜３の膜厚は
５００Åが好適であり， ３００ Åが活性領域が形成
されるための最小値であった。
【００２０】
【発明の効果】以上説明したように， 本発明によれば
， 微細な素子分離用フィールドＳｉＯ２膜と活性領域
を精密に形成する方法が得られ， 高集積デバイスの開
発に大きく寄与する。
， 微細な素子分離用フィールドＳｉＯ２膜と活性領域
を精密に形成する方法が得られ， 高集積デバイスの開
発に大きく寄与する。
【図１】 本発明の原理説明図
【図２】 従来例の説明図
１ Ｓｉ基板
２ ＳｉＯ２膜
３ 非晶質Ｓｉ膜
４ ポリＳｉ膜
５ Ｓｉ３Ｎ４膜
６ フィールドＳｉＯ２膜
Claims (3)
- 【請求項１】 シリコン基板（１） 表面に二酸化シ
リコン膜（２） を形成する工程と，該二酸化シリコン
膜（２） 上に非晶質シリコン膜（３） を形成する工
程と，該非晶質シリコン膜（３） を熱処理して多結晶
化し， 多結晶シリコン膜（４） を形成する工程と，
該多結晶シリコン膜（４） 上に窒化シリコン膜（５）
を形成する工程と，該窒化シリコン膜（５） を選択
的に除去して所定の窒化シリコン膜パターンを形成し，
同時に， 該多結晶シリコン（４） 膜の一部を露出
させる工程と，該多結晶シリコン膜（４） 及びシリコ
ン基板（１） を酸化してフィールド酸化膜（６） を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記非晶質シリコン膜（３） を多結
晶化する熱処理を７００℃以下にて行うことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記非晶質シリコン膜（３） の厚さ
を，活性領域が形成できる厚さ以上に形成することを特
徴とする請求項１或いは２記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13248991A JPH04357838A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13248991A JPH04357838A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357838A true JPH04357838A (ja) | 1992-12-10 |
Family
ID=15082572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13248991A Pending JPH04357838A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018055674A1 (ja) * | 2016-09-20 | 2018-03-29 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
-
1991
- 1991-06-04 JP JP13248991A patent/JPH04357838A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018055674A1 (ja) * | 2016-09-20 | 2018-03-29 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
| JPWO2018055674A1 (ja) * | 2016-09-20 | 2019-01-24 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置およびプログラム |
| US10714336B2 (en) | 2016-09-20 | 2020-07-14 | Kokusai Electric Corporation | Method of manufacturing semiconductor device, substrate processing apparatus and non-transitory computer-readable recording medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |