JP3445929B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特にトレンチ構造と同様な素
子分離領域を形成する半導体装置の製造方法に関するも
のである。
方法に関するものであり、特にトレンチ構造と同様な素
子分離領域を形成する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】従来の半導体装置の素子分離は、部分酸
化法いわゆるＬＯＣＯＳにより行われていた。しかし、
これでは、接合浮遊容量が増大し、また部分酸化中の寸
法変化がバイズビークの形成により生じるために、素子
の高速化の障害、高密度化の障害となっていた。
化法いわゆるＬＯＣＯＳにより行われていた。しかし、
これでは、接合浮遊容量が増大し、また部分酸化中の寸
法変化がバイズビークの形成により生じるために、素子
の高速化の障害、高密度化の障害となっていた。
【０００３】この欠点を改善する技術の１つとして、選
択エピタキシャル成長法を用いたトレンチ素子分離法が
提案されている。これは、半導体基板上に部分的に絶縁
膜を形成し、その絶縁膜に覆われていない露出した基板
領域のみに、基板と同種の半導体単結晶をエピタキシャ
ル成長し、それを素子の活性領域とするものである。し
かし、従来の選択エピタキシャル成長では、単結晶成長
時に基板の面方位による影響があらわれ、良質な単結晶
層を得ることが困難であった。
択エピタキシャル成長法を用いたトレンチ素子分離法が
提案されている。これは、半導体基板上に部分的に絶縁
膜を形成し、その絶縁膜に覆われていない露出した基板
領域のみに、基板と同種の半導体単結晶をエピタキシャ
ル成長し、それを素子の活性領域とするものである。し
かし、従来の選択エピタキシャル成長では、単結晶成長
時に基板の面方位による影響があらわれ、良質な単結晶
層を得ることが困難であった。
【０００４】この従来の選択エピタキシャル成長法の欠
点を改善する方法(以下前者の方法という）として、図
３に示すように、基板上に絶縁膜層をパターニングした
後、エピタキシャル成長する前に、薄膜の多結晶シリコ
ン層もしくはアモルファスシリコン層を形成する方法が
特開昭５９−２２７１３７号公報に開示されている。こ
れは、図３（ａ）に示すように単結晶シリコン基板１１
上にＳｉＯ2膜１２をパターン形成する。このパターニ
ングはレジストを用いたドライエッチングを適用する。
次に、図３（ｂ）に示すように、全面にアモルファスシ
リコン層１３を堆積した後、図３（ｃ）に示すように、
有機レジスト１４をスピン希釈により平坦化し、加熱硬
化する。この後、図３（ｄ）に示すように、プラズマエ
ッチングによりＳｉＯ2上に位置するアモルファスシリ
コン層１３の表面が露出するまで有機レジスト１４をエ
ッチングする。次いで、図３（ｅ）に示すように、Ｓｉ
Ｏ2膜１２上のアモルファスシリコン層１３をエッチン
グし、続いて有機レジスト１４を剥離することにより、
図３（ｆ）に示すようなアモルファスシリコン層１３が
露出した状態とする。そして、図３（ｇ）に示すよう
に、単結晶シリコン基板１１のアモルファスシリコン層
１３上に単結晶シリコン層１５をエピタキシャル成長さ
せる。こうして、単結晶シリコン基板１１上のみに自己
整合的に単結晶層をエピタキシャル成長させる。この手
法によれば、絶縁膜間にアモルファスシリコンを形成し
た後、エピタキシャル成長を行うので、結晶欠陥の少な
い単結晶シリコン層１５を得ることができる。
点を改善する方法(以下前者の方法という）として、図
３に示すように、基板上に絶縁膜層をパターニングした
後、エピタキシャル成長する前に、薄膜の多結晶シリコ
ン層もしくはアモルファスシリコン層を形成する方法が
特開昭５９−２２７１３７号公報に開示されている。こ
れは、図３（ａ）に示すように単結晶シリコン基板１１
上にＳｉＯ2膜１２をパターン形成する。このパターニ
ングはレジストを用いたドライエッチングを適用する。
次に、図３（ｂ）に示すように、全面にアモルファスシ
リコン層１３を堆積した後、図３（ｃ）に示すように、
有機レジスト１４をスピン希釈により平坦化し、加熱硬
化する。この後、図３（ｄ）に示すように、プラズマエ
ッチングによりＳｉＯ2上に位置するアモルファスシリ
コン層１３の表面が露出するまで有機レジスト１４をエ
ッチングする。次いで、図３（ｅ）に示すように、Ｓｉ
Ｏ2膜１２上のアモルファスシリコン層１３をエッチン
グし、続いて有機レジスト１４を剥離することにより、
図３（ｆ）に示すようなアモルファスシリコン層１３が
露出した状態とする。そして、図３（ｇ）に示すよう
に、単結晶シリコン基板１１のアモルファスシリコン層
１３上に単結晶シリコン層１５をエピタキシャル成長さ
せる。こうして、単結晶シリコン基板１１上のみに自己
整合的に単結晶層をエピタキシャル成長させる。この手
法によれば、絶縁膜間にアモルファスシリコンを形成し
た後、エピタキシャル成長を行うので、結晶欠陥の少な
い単結晶シリコン層１５を得ることができる。
【０００５】また、これとは別の方法(以下後者の方法
という。)が、図４に示すように、特開昭５９−１９４４
４５号公報に提案されている。図４（ａ）に示すよう
に、基板２１上に絶縁膜層（ＳｉＯ2）２２をパターニ
ングした後、アモルファスシリコン層２３を全面に堆積
し（図４（ｂ）参照）、図４（ｃ）に示すように、絶縁
膜層２２のパターン上以外のアモルファスシリコン層２
３をレーザもしくは、電子ビーム２４でアニールし、単
結晶化させて単結晶シリコン層２５とする。その後、図
４（ｄ）に示すように、ドライエッチング２６を行い、
アモルファスシリコン層２３のみを除去することによっ
て、図４（ｅ）に示すように、絶縁膜層２２間に単結晶
シリコン層２５を埋め込む。ここで、ドライエッチング
レートが、アモルファスシリコン＞単結晶シリコン＞＞
絶縁層膜（ＳｉＯ2）であるため、絶縁膜層（ＳｉＯ2）
２２までエッチングすることで、図４（ｅ）に示すよう
に、絶縁膜層２２間に表面が絶縁膜層の表面とほぼ平坦
な、結晶欠陥の少ない単結晶シリコン層２５を形成する
ことができる。
という。)が、図４に示すように、特開昭５９−１９４４
４５号公報に提案されている。図４（ａ）に示すよう
に、基板２１上に絶縁膜層（ＳｉＯ2）２２をパターニ
ングした後、アモルファスシリコン層２３を全面に堆積
し（図４（ｂ）参照）、図４（ｃ）に示すように、絶縁
膜層２２のパターン上以外のアモルファスシリコン層２
３をレーザもしくは、電子ビーム２４でアニールし、単
結晶化させて単結晶シリコン層２５とする。その後、図
４（ｄ）に示すように、ドライエッチング２６を行い、
アモルファスシリコン層２３のみを除去することによっ
て、図４（ｅ）に示すように、絶縁膜層２２間に単結晶
シリコン層２５を埋め込む。ここで、ドライエッチング
レートが、アモルファスシリコン＞単結晶シリコン＞＞
絶縁層膜（ＳｉＯ2）であるため、絶縁膜層（ＳｉＯ2）
２２までエッチングすることで、図４（ｅ）に示すよう
に、絶縁膜層２２間に表面が絶縁膜層の表面とほぼ平坦
な、結晶欠陥の少ない単結晶シリコン層２５を形成する
ことができる。
【０００６】
【発明が解決しようとする課題】しかし、前者の方法に
おいては、エピタキシャル成長の制御による絶縁膜層の
表面と単結晶シリコン層の表面の平坦化が困難であっ
た。また、後者の方法においては、アモルファスシリコン
層を電子ビームあるいはレーザで選択的に単結晶化し、
エッチングによるアモルファスシリコンのみ除去するこ
とでは、図４（ｆ）に示すように、オーバーエッチング
がおこり平坦化が困難である。なお、レーザアニールの
場合広い領域をアニールするには長い時間を要する。本
発明は、絶縁膜層間に、欠陥の少ない単結晶シリコンを
その表面が該絶縁膜層の表面とほぼ同一となるように埋
め込み可能な半導体装置の製造方法を提供することを目
的とする。
おいては、エピタキシャル成長の制御による絶縁膜層の
表面と単結晶シリコン層の表面の平坦化が困難であっ
た。また、後者の方法においては、アモルファスシリコン
層を電子ビームあるいはレーザで選択的に単結晶化し、
エッチングによるアモルファスシリコンのみ除去するこ
とでは、図４（ｆ）に示すように、オーバーエッチング
がおこり平坦化が困難である。なお、レーザアニールの
場合広い領域をアニールするには長い時間を要する。本
発明は、絶縁膜層間に、欠陥の少ない単結晶シリコンを
その表面が該絶縁膜層の表面とほぼ同一となるように埋
め込み可能な半導体装置の製造方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明は、少なくとも１
つ以上の自己整合的素子分離領域を半導体基板に形成す
る半導体装置の製造方法において、絶縁膜層を半導体基
板表面に形成した後該層をパターニングする工程と、前
記絶縁膜層の上にアモルファスシリコン層を堆積した後
化学的機械的研磨を行い前記絶縁膜層の表面が露出する
よう該アモルファスシリコン層を平坦化する工程と、酸
化性雰囲気中での熱処理により前記アモルファスシリコ
ン層をエピタキシャル成長させ単結晶化させると共に、
前記アモルファスシリコン層の最表面に酸化膜を形成す
る工程を含むことを特徴とする。
つ以上の自己整合的素子分離領域を半導体基板に形成す
る半導体装置の製造方法において、絶縁膜層を半導体基
板表面に形成した後該層をパターニングする工程と、前
記絶縁膜層の上にアモルファスシリコン層を堆積した後
化学的機械的研磨を行い前記絶縁膜層の表面が露出する
よう該アモルファスシリコン層を平坦化する工程と、酸
化性雰囲気中での熱処理により前記アモルファスシリコ
ン層をエピタキシャル成長させ単結晶化させると共に、
前記アモルファスシリコン層の最表面に酸化膜を形成す
る工程を含むことを特徴とする。
【０００８】
【０００９】本発明の半導体装置の製造方法は、好まし
くは、前記アモルファスシリコン層をエピタキシャル成
長させる前に、前記アモルファスシリコン層の表面に絶
縁膜層を形成することができる。
くは、前記アモルファスシリコン層をエピタキシャル成
長させる前に、前記アモルファスシリコン層の表面に絶
縁膜層を形成することができる。
【００１０】
【００１１】本発明の作用を以下に説明する。本発明の
半導体装置の製造方法は、基板上に絶縁膜層をパターニ
ングした後、アモルファスシリコン層を全面に堆積し、
化学的機械的研磨によりアモルファスシリコン層の表面
を平坦化し、該アモルファスシリコン層をエピタキシャ
ル成長させ単結晶シリコン層を絶縁膜層間に埋め込み、
トレンチ素子分離に類似の素子分離構造を形成すること
ができる。アモルファスシリコンをアニールにより単結
晶化するので絶縁膜層間に欠陥のない良質な単結晶シリ
コンを容易に形成することができる。また、化学的機械
的研磨によりアモルファスシリコン層の表面を絶縁膜層
の表面と平坦となるように加工するので制御性がよい。
半導体装置の製造方法は、基板上に絶縁膜層をパターニ
ングした後、アモルファスシリコン層を全面に堆積し、
化学的機械的研磨によりアモルファスシリコン層の表面
を平坦化し、該アモルファスシリコン層をエピタキシャ
ル成長させ単結晶シリコン層を絶縁膜層間に埋め込み、
トレンチ素子分離に類似の素子分離構造を形成すること
ができる。アモルファスシリコンをアニールにより単結
晶化するので絶縁膜層間に欠陥のない良質な単結晶シリ
コンを容易に形成することができる。また、化学的機械
的研磨によりアモルファスシリコン層の表面を絶縁膜層
の表面と平坦となるように加工するので制御性がよい。
【００１２】
【発明の実施の形態】（実施の形態１）本発明の半導体
装置の製造方法の実施の形態１について、図１に基づい
て説明する。図１はこの実施の形態１の製造工程を模式
的に説明する断面図である。単結晶シリコン基板３１上
に、素子分離領域となる絶縁膜層であるＳｉＯ2膜３２
を熱酸化膜として雰囲気１１００℃で５０００Åの厚さ
に形成し、その後、その上にレジストを形成すると共に
フォトリソグラフィ工程において該レジストをこのＳｉ
Ｏ2膜３２上にパターニングした後、異方性エッチング
により上記シリコン基板３１のシリコン表面を露出さ
せ、前記レジストを除去する（図１（ａ）参照）。次い
で、アモルファスシリコン層３３を、低圧ＣＶＤによる
ＳｉＨ6雰囲気中５００℃の条件にて６０００Åの厚さ
に全面に堆積し（図１（ｂ）参照）、その後、図１
（ｃ）に示すように、化学的機械的研磨（ＣＭＰ）によ
りこのアモルファスシリコン層３３をその表面と前記絶
縁膜層のＳｉＯ2膜３２の表面が連続するよう平坦化す
る。この場合の研磨は、アモルファスシリコンを選択的
に研磨するもので、絶縁膜層の研磨レートはアモルファ
スシリコンの研磨レートに比べて小さい。
装置の製造方法の実施の形態１について、図１に基づい
て説明する。図１はこの実施の形態１の製造工程を模式
的に説明する断面図である。単結晶シリコン基板３１上
に、素子分離領域となる絶縁膜層であるＳｉＯ2膜３２
を熱酸化膜として雰囲気１１００℃で５０００Åの厚さ
に形成し、その後、その上にレジストを形成すると共に
フォトリソグラフィ工程において該レジストをこのＳｉ
Ｏ2膜３２上にパターニングした後、異方性エッチング
により上記シリコン基板３１のシリコン表面を露出さ
せ、前記レジストを除去する（図１（ａ）参照）。次い
で、アモルファスシリコン層３３を、低圧ＣＶＤによる
ＳｉＨ6雰囲気中５００℃の条件にて６０００Åの厚さ
に全面に堆積し（図１（ｂ）参照）、その後、図１
（ｃ）に示すように、化学的機械的研磨（ＣＭＰ）によ
りこのアモルファスシリコン層３３をその表面と前記絶
縁膜層のＳｉＯ2膜３２の表面が連続するよう平坦化す
る。この場合の研磨は、アモルファスシリコンを選択的
に研磨するもので、絶縁膜層の研磨レートはアモルファ
スシリコンの研磨レートに比べて小さい。
【００１３】次いで、非酸化性雰囲気例えばＮ2雰囲気
中で熱処理例えば９００℃の熱処理を行い、前記アモル
ファスシリコン層３３を単結晶シリコン基板３１からエ
ピタキシャル成長により単結晶化し、素子の分離領域と
なる絶縁膜層の間に、単結晶シリコン層３４を形成する
（図１（ｄ）参照）。こうして、トレンチ分離に類似の
素子分離構造を形成する。
中で熱処理例えば９００℃の熱処理を行い、前記アモル
ファスシリコン層３３を単結晶シリコン基板３１からエ
ピタキシャル成長により単結晶化し、素子の分離領域と
なる絶縁膜層の間に、単結晶シリコン層３４を形成する
（図１（ｄ）参照）。こうして、トレンチ分離に類似の
素子分離構造を形成する。
【００１４】この後、通常広く用いられるプロセスを用
いて、図１（ｅ）に示すように、ＭＯＳトランジスタを
上記単結晶シリコン層３４を利用して作成する。尚、こ
の図において、３５はｐチャンネル型ＭＯＳトランジス
タのｎ型活性領域、３６はｎ型ＭＯＳトランジスタのｐ
型活性領域、３７はｐチャンネル型ＭＯＳトランジスタ
のソース／ドレイン、３８はｎ型ＭＯＳトランジスタの
ソース／ドレイン、３９はこれらのＭＯＳトランジスタ
のゲート絶縁膜、４０はこれらのＭＯＳトランジスタの
ゲート電極、４１はこれらのＭＯＳトランジスタのサイ
ドウオール絶縁膜である。この実施の形態においては、
単結晶シリコン層はエピタキシャル層として形成される
ため、能動素子形成用の基板として欠陥の少ない基板と
してえられる。その素子の活性領域をエピタキシャル層
である単結晶シリコン層で形成することができるので、
バルクシリコンで形成するＭＯＳトランジスタに比べ
て、基板の欠陥が少ないためドライブ電流が増大し、か
つ分離耐圧やゲート酸化膜の耐圧が高く、素子の高速
化、高密度化に対応できる。さらに、化学的機械的研磨
によりアモルファスシリコン層の表面を絶縁膜層の表面
と平坦となるように加工するので、平坦等の制御性がよ
くできることから、平坦性が良くできるため、その後の
素子形成において有利となる。そして、アモルファスシ
リコン層をアニールにより単結晶化するので、電子ビー
ムやレーザによりアニールするのに比べてスループット
も速い。
いて、図１（ｅ）に示すように、ＭＯＳトランジスタを
上記単結晶シリコン層３４を利用して作成する。尚、こ
の図において、３５はｐチャンネル型ＭＯＳトランジス
タのｎ型活性領域、３６はｎ型ＭＯＳトランジスタのｐ
型活性領域、３７はｐチャンネル型ＭＯＳトランジスタ
のソース／ドレイン、３８はｎ型ＭＯＳトランジスタの
ソース／ドレイン、３９はこれらのＭＯＳトランジスタ
のゲート絶縁膜、４０はこれらのＭＯＳトランジスタの
ゲート電極、４１はこれらのＭＯＳトランジスタのサイ
ドウオール絶縁膜である。この実施の形態においては、
単結晶シリコン層はエピタキシャル層として形成される
ため、能動素子形成用の基板として欠陥の少ない基板と
してえられる。その素子の活性領域をエピタキシャル層
である単結晶シリコン層で形成することができるので、
バルクシリコンで形成するＭＯＳトランジスタに比べ
て、基板の欠陥が少ないためドライブ電流が増大し、か
つ分離耐圧やゲート酸化膜の耐圧が高く、素子の高速
化、高密度化に対応できる。さらに、化学的機械的研磨
によりアモルファスシリコン層の表面を絶縁膜層の表面
と平坦となるように加工するので、平坦等の制御性がよ
くできることから、平坦性が良くできるため、その後の
素子形成において有利となる。そして、アモルファスシ
リコン層をアニールにより単結晶化するので、電子ビー
ムやレーザによりアニールするのに比べてスループット
も速い。
【００１５】（実施の形態２）本発明の半導体装置の製
造方法の実施の形態２について図２に基づいて説明す
る。図２は、この実施の形態２の工程を模式的に説明す
る断面図である。この実施形態２は、実施の形態１にお
いてアモルファスシリコン層３３を非酸化性雰囲気中で
エピタキシャル成長させたのに代えて、アモルファスシ
リコン層３３を酸化性雰囲気中でエピタキシャル成長さ
せるよう変更している。図２（ａ）から同（ｃ）まで
は、図１の（ａ）から（ｃ）までと同様であるの説明を
省略する。
造方法の実施の形態２について図２に基づいて説明す
る。図２は、この実施の形態２の工程を模式的に説明す
る断面図である。この実施形態２は、実施の形態１にお
いてアモルファスシリコン層３３を非酸化性雰囲気中で
エピタキシャル成長させたのに代えて、アモルファスシ
リコン層３３を酸化性雰囲気中でエピタキシャル成長さ
せるよう変更している。図２（ａ）から同（ｃ）まで
は、図１の（ａ）から（ｃ）までと同様であるの説明を
省略する。
【００１６】図２（ｃ）に示すように、化学的機械的研
磨により、前記アモルファスシリコン層３３は、その表
面と前記絶縁膜層のＳｉＯ2膜３２の表面が連続するよ
う平坦化したものとして得られる。次いで、アモルファ
スシリコン層３３の最表面を、酸化性雰囲気中例えば酸
素雰囲気中での熱処理にて酸化しつつ、アモルファスシ
リコン層３３をエピタキシャル成長させて単結晶化させ
る。ここで、エピタキシャル成長による単結晶シリコン
層３４が形成され、最表面には絶縁膜となる酸化膜４２
が形成される。
磨により、前記アモルファスシリコン層３３は、その表
面と前記絶縁膜層のＳｉＯ2膜３２の表面が連続するよ
う平坦化したものとして得られる。次いで、アモルファ
スシリコン層３３の最表面を、酸化性雰囲気中例えば酸
素雰囲気中での熱処理にて酸化しつつ、アモルファスシ
リコン層３３をエピタキシャル成長させて単結晶化させ
る。ここで、エピタキシャル成長による単結晶シリコン
層３４が形成され、最表面には絶縁膜となる酸化膜４２
が形成される。
【００１７】この後、この酸化膜４１を注入保護膜とし
て単結晶シリコン層３４にイオン注入し、ｎ−ｗｅｌ
ｌ、ｐ−ｗｅｌｌの形成をおこなう。そして、通常広く
用いられるプロセスを用いて、ＭＯＳトランジスタを上
記単結晶シリコン層３４を利用して作成する。
て単結晶シリコン層３４にイオン注入し、ｎ−ｗｅｌ
ｌ、ｐ−ｗｅｌｌの形成をおこなう。そして、通常広く
用いられるプロセスを用いて、ＭＯＳトランジスタを上
記単結晶シリコン層３４を利用して作成する。
【００１８】この実施の形態２においては、上記エピタ
キシャル成長の工程における酸化膜の形成は、ＭＯＳト
ランジスタ形成工程における注入保護膜、絶縁膜形成に
連続させ、または該ＭＯＳ形成工程の同一工程とするこ
とにより、スループットの向上を期待することができ
る。また、アモルファスシリコン層３３は、化学的機械
的研磨（ＣＭＰ）においてダメージを受けているが、そ
の後にエピタキシャル成長させると同時に最表面を酸化
して酸化膜とすることにより、その酸化膜をイオン注入
の注入保護膜として活用できるばかりか、ダメージを受
けている部分を除去するにはそのための工程が別に必要
であるが、その工程を増すこともなくなる。
キシャル成長の工程における酸化膜の形成は、ＭＯＳト
ランジスタ形成工程における注入保護膜、絶縁膜形成に
連続させ、または該ＭＯＳ形成工程の同一工程とするこ
とにより、スループットの向上を期待することができ
る。また、アモルファスシリコン層３３は、化学的機械
的研磨（ＣＭＰ）においてダメージを受けているが、そ
の後にエピタキシャル成長させると同時に最表面を酸化
して酸化膜とすることにより、その酸化膜をイオン注入
の注入保護膜として活用できるばかりか、ダメージを受
けている部分を除去するにはそのための工程が別に必要
であるが、その工程を増すこともなくなる。
【００１９】
【発明の効果】本発明の半導体装置の製造方法は、基板
の単結晶シリコン層をエピタキシャル成長により形成し
たエピタキシャル層とするものであり、欠陥の少ない基
板を提供できることから、半導体素子例えばＭＯＳトラ
ンジスタの活性領域を該層で形成できるので、バルクシ
リコンに形成するＭＯＳトランジスタにくらべて欠陥の
少ないことによるドライブ電流の増大ができ、かつ分離
耐圧やゲート酸化膜の耐圧が高く素子の高速化、高密度
化に対応が可能である。さらに、化学的機械的研磨によ
りアモルファスシリコン層をその表面を絶縁膜層の表面
と平坦となるように加工するので研磨の制御性が良く、
そしてアモルファスシリコン層をアニールにより単結晶
化するので、スループットが高く生産性が良い。また、
このアニールに際し、酸化性雰囲気中で行うことにより
アモルファスシリコン層をその最表面を酸化して酸化膜
を形成しつつ、単結晶シリコン層をエピタキシャル成長
させるので、この酸化膜をその後のイオン注入の保護膜
として活用できことから、注入保護膜を形成する別の工
程を省略又は短くすることもでき、また、この酸化膜を
絶縁膜として活用することもできる等工程の効率化に期
待されるところ大である。
の単結晶シリコン層をエピタキシャル成長により形成し
たエピタキシャル層とするものであり、欠陥の少ない基
板を提供できることから、半導体素子例えばＭＯＳトラ
ンジスタの活性領域を該層で形成できるので、バルクシ
リコンに形成するＭＯＳトランジスタにくらべて欠陥の
少ないことによるドライブ電流の増大ができ、かつ分離
耐圧やゲート酸化膜の耐圧が高く素子の高速化、高密度
化に対応が可能である。さらに、化学的機械的研磨によ
りアモルファスシリコン層をその表面を絶縁膜層の表面
と平坦となるように加工するので研磨の制御性が良く、
そしてアモルファスシリコン層をアニールにより単結晶
化するので、スループットが高く生産性が良い。また、
このアニールに際し、酸化性雰囲気中で行うことにより
アモルファスシリコン層をその最表面を酸化して酸化膜
を形成しつつ、単結晶シリコン層をエピタキシャル成長
させるので、この酸化膜をその後のイオン注入の保護膜
として活用できことから、注入保護膜を形成する別の工
程を省略又は短くすることもでき、また、この酸化膜を
絶縁膜として活用することもできる等工程の効率化に期
待されるところ大である。
【図１】本発明の半導体装置の製造方法の実施の形態１
の製造工程を説明する断面図である。
の製造工程を説明する断面図である。
【図２】本発明の半導体装置の製造方法の実施の形態２
の製造工程を説明する断面図である。
の製造工程を説明する断面図である。
【図３】従来の半導体装置の製造方法の工程を説明する
断面図である。
断面図である。
【図４】従来の半導体装置の製造方法の工程を説明する
断面図である。
断面図である。
１１、２１、３１ 単結晶シリコン基板
１２、２２、３２ ＳｉＯ2膜
１３、２３、３３ アモルファスシリコン
層 １５、２５、３４ 単結晶シリコン層 ４２ 酸化膜
層 １５、２５、３４ 単結晶シリコン層 ４２ 酸化膜
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/70 - 21/74
H01L 21/76 - 21/765
H01L 21/77
Claims (2)
- 【請求項１】 少なくとも１つ以上の自己整合的素子分
離領域を半導体基板に形成する半導体装置の製造方法に
おいて、 絶縁膜層を半導体基板表面に形成した後該層をパターニ
ングする工程と、 前記絶縁膜層の上にアモルファスシリコン層を堆積した
後化学的機械的研磨を行い前記絶縁膜層の表面が露出す
るよう該アモルファスシリコン層を平坦化する工程と、酸化性雰囲気中での熱処理により前記アモルファスシリ
コン層をエピタキシャル成長させ単結晶化させると共
に、前記アモルファスシリコン層の最表面に酸化膜を形
成する工程 を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記アモルファスシリコン層をエピタキ
シャル成長させる前に、前記アモルファスシリコン層の
表面に絶縁膜を形成することを特徴とする請求項１に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34352897A JP3445929B2 (ja) | 1997-12-15 | 1997-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34352897A JP3445929B2 (ja) | 1997-12-15 | 1997-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176927A JPH11176927A (ja) | 1999-07-02 |
| JP3445929B2 true JP3445929B2 (ja) | 2003-09-16 |
Family
ID=18362222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34352897A Expired - Fee Related JP3445929B2 (ja) | 1997-12-15 | 1997-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3445929B2 (ja) |
-
1997
- 1997-12-15 JP JP34352897A patent/JP3445929B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11176927A (ja) | 1999-07-02 |
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