JPS62128118A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62128118A JPS62128118A JP60267313A JP26731385A JPS62128118A JP S62128118 A JPS62128118 A JP S62128118A JP 60267313 A JP60267313 A JP 60267313A JP 26731385 A JP26731385 A JP 26731385A JP S62128118 A JPS62128118 A JP S62128118A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- centering
- semiconductor device
- alignment pattern
- epitaxial growth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の一生面に埋込領域と、エピタキシ
ャル成長層を有する半導体装置に関し、特に目合せパタ
ーンの検出精度の向上を図った半導体装置に関する。
ャル成長層を有する半導体装置に関し、特に目合せパタ
ーンの検出精度の向上を図った半導体装置に関する。
従来、半導体基板の一生面に埋込領域とエピタキシャル
成長層を形成してなる、例えばバイポーラ型のような半
導体装置では、第３図のように半導体基板１１に埋込領
域２を形成するとともに、この埋込領域１２の存在しな
い箇所の一部を凹設して目合せパターン１３を形成して
おき、その上にエピタキシャル層１４を成長させている
。そして、このエピタキシャル成長層１４に対して縮小
投影型露光装置（ステッパ）を用いて所要の素子パター
ンを露光し、フォトリソグラフィ技術によって素子の形
成を行っている。この際のステッパによる露光時の位置
合わせ基準として、前記目合せパターン１３に対応して
前記エピタキシャル成長層１４の表面に現れる段差１５
を利用しており、この段差１５に対して投射したレーザ
光等の反射光を検出して半導体基板に対する素子パター
ンの目合せを行っている。
成長層を形成してなる、例えばバイポーラ型のような半
導体装置では、第３図のように半導体基板１１に埋込領
域２を形成するとともに、この埋込領域１２の存在しな
い箇所の一部を凹設して目合せパターン１３を形成して
おき、その上にエピタキシャル層１４を成長させている
。そして、このエピタキシャル成長層１４に対して縮小
投影型露光装置（ステッパ）を用いて所要の素子パター
ンを露光し、フォトリソグラフィ技術によって素子の形
成を行っている。この際のステッパによる露光時の位置
合わせ基準として、前記目合せパターン１３に対応して
前記エピタキシャル成長層１４の表面に現れる段差１５
を利用しており、この段差１５に対して投射したレーザ
光等の反射光を検出して半導体基板に対する素子パター
ンの目合せを行っている。
上述した従来の半導体装置では、半導体基板１１に形成
した目合せパターン１３とこの上に現れる段差１５との
間にはパターンデストーションと称される相対位置ずれ
が発生し、また段差１５の傾斜が目合せパターン１３に
比較して緩和されるために、レーザ光を用いた段差１５
の位置検出精度が低下され、これにより目合せパターン
１３の検出精度が低下される。このため、半導体基板に
対するステッパの位置精度が悪くなり、微細かつ高密度
な素子の形成が難しくなるという問題がある。
した目合せパターン１３とこの上に現れる段差１５との
間にはパターンデストーションと称される相対位置ずれ
が発生し、また段差１５の傾斜が目合せパターン１３に
比較して緩和されるために、レーザ光を用いた段差１５
の位置検出精度が低下され、これにより目合せパターン
１３の検出精度が低下される。このため、半導体基板に
対するステッパの位置精度が悪くなり、微細かつ高密度
な素子の形成が難しくなるという問題がある。
本発明の半導体装置は、埋込領域とエピタキシャル成長
層を有する半導体装置における目合せパターンの検出精
度を高めて素子の微細化及び高密度化を向上するもので
ある。
層を有する半導体装置における目合せパターンの検出精
度を高めて素子の微細化及び高密度化を向上するもので
ある。
本発明の半導体装置は、埋込領域を設けた半導体基板の
主面に形成した目合せパターンと、この目合せパターン
上に選択的に設けた酸化膜と、この酸化膜の存在しない
領域上に成長させたエピタキシャル成長層とを備えた構
成で半導体装置を構成してＬする。
主面に形成した目合せパターンと、この目合せパターン
上に選択的に設けた酸化膜と、この酸化膜の存在しない
領域上に成長させたエピタキシャル成長層とを備えた構
成で半導体装置を構成してＬする。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図、第２図はその平面
図である。
図である。
図示のようにＰ型半導体基板１の主面には所要パターン
のＮ型埋込領域２を形成している。また、この半導体基
板１の一部領域には、主面をエツチング法等により凹設
して平面形状を例えば十字形に構成した目合せパターン
３を形成している。そして、この目合せパターン３を含
む領域には酸化膜５を選択的に形成している。この酸化
膜５は、例えば半導体基板１の全面にＣＶＤ法或いは熱
酸化法によって酸化膜を成長させた上で、この酸化膜を
選択エツチングし、目合せパターン３を含む領域のみに
酸化膜を残す方法によって形成することができる。
のＮ型埋込領域２を形成している。また、この半導体基
板１の一部領域には、主面をエツチング法等により凹設
して平面形状を例えば十字形に構成した目合せパターン
３を形成している。そして、この目合せパターン３を含
む領域には酸化膜５を選択的に形成している。この酸化
膜５は、例えば半導体基板１の全面にＣＶＤ法或いは熱
酸化法によって酸化膜を成長させた上で、この酸化膜を
選択エツチングし、目合せパターン３を含む領域のみに
酸化膜を残す方法によって形成することができる。
また、前記半導体基板１主面上の前記埋込領域２やその
他の素子形成領域、換言すれば前記酸化膜６を除く領域
にはエピタキシャル成長法により成長させたエピタキシ
ャル成長層４を形成している。この際のエピタキシャル
成長法にはジクロルシラン系のガスを使用することが好
ましく、これにより前記エピタキシャル成長時における
酸化膜５上への多結晶シリコンの成長を防止することが
できる。
他の素子形成領域、換言すれば前記酸化膜６を除く領域
にはエピタキシャル成長法により成長させたエピタキシ
ャル成長層４を形成している。この際のエピタキシャル
成長法にはジクロルシラン系のガスを使用することが好
ましく、これにより前記エピタキシャル成長時における
酸化膜５上への多結晶シリコンの成長を防止することが
できる。
そして、図示は省略するがこのエピタキシャル成長層４
に対してステッパを利用した素子の形成を行い、バイポ
ーラトランジスタ等の所要の素子パターンを形成してい
る。
に対してステッパを利用した素子の形成を行い、バイポ
ーラトランジスタ等の所要の素子パターンを形成してい
る。
この半導体装置によれば、目合せパターン３は透明度の
高い酸化膜５を通して半導体装置の表面側から観察でき
るので、ステッパによる目合せに際してはレーザ光を酸
化膜５を通して目合せパターン３に直接投射し、この目
合せパターン３の段差部（エツジ部）からの反射光を検
出することによって位置検出を行うことができる。この
ため、目合せパターン３を直接検出することになり、従
来のようなエピタキシャル成長層におけるパターンデス
トーションや段差の緩和による検出ずれが発生すること
はなく、高精度の目合せを行うことができ、微細かつ高
密度の素子の形成を達成できる。
高い酸化膜５を通して半導体装置の表面側から観察でき
るので、ステッパによる目合せに際してはレーザ光を酸
化膜５を通して目合せパターン３に直接投射し、この目
合せパターン３の段差部（エツジ部）からの反射光を検
出することによって位置検出を行うことができる。この
ため、目合せパターン３を直接検出することになり、従
来のようなエピタキシャル成長層におけるパターンデス
トーションや段差の緩和による検出ずれが発生すること
はなく、高精度の目合せを行うことができ、微細かつ高
密度の素子の形成を達成できる。
ここで、形成する素子特性に影響を与えるおそれがない
場合には埋込領域の一部に目合せパターンを形成しても
よい。また、目合せパターンは図示の十字形に限らず他
の種々のパターンに形成してもよい。勿論、目合せパタ
ーンは半導体基板の主面に相対的な突状として形成して
もよい。
場合には埋込領域の一部に目合せパターンを形成しても
よい。また、目合せパターンは図示の十字形に限らず他
の種々のパターンに形成してもよい。勿論、目合せパタ
ーンは半導体基板の主面に相対的な突状として形成して
もよい。
以上説明したように本発明は、埋込領域を設けた半導体
基板の主面に形成した目合せパターンと、この目合せパ
ターン上に選択的に設けた酸化膜と、この酸化膜の存在
しない領域上に成長させたエピタキシャル成長層とを備
えているので、透明度の高い酸化膜を通して目合せパタ
ーンを直接検出して位置の検出を行うことができ、その
上に形成したエピタキシャル層でのパターンデストーシ
ョンや段差の緩和等が原因する検出精度及び目合せ精度
の低下を防止でき、これにより半導体装置における素子
の微細化及び高密度化を達成できる。
基板の主面に形成した目合せパターンと、この目合せパ
ターン上に選択的に設けた酸化膜と、この酸化膜の存在
しない領域上に成長させたエピタキシャル成長層とを備
えているので、透明度の高い酸化膜を通して目合せパタ
ーンを直接検出して位置の検出を行うことができ、その
上に形成したエピタキシャル層でのパターンデストーシ
ョンや段差の緩和等が原因する検出精度及び目合せ精度
の低下を防止でき、これにより半導体装置における素子
の微細化及び高密度化を達成できる。
第１図は本発明の一実施例の断面図、第２Ｉよその平面
図、第３図は従来の断面図である。 １．１１・・・半導体基板、２．１２・・・埋込領域、
３゜１３・・・目合せパターン、４．１４・・・エピタ
キシャル成長層、５・・・酸化膜、１５・・・段差。 代理人 弁理士 鈴 木 章 失 業１図 第２図
図、第３図は従来の断面図である。 １．１１・・・半導体基板、２．１２・・・埋込領域、
３゜１３・・・目合せパターン、４．１４・・・エピタ
キシャル成長層、５・・・酸化膜、１５・・・段差。 代理人 弁理士 鈴 木 章 失 業１図 第２図
Claims (1)
- 【特許請求の範囲】 １、埋込領域を設けた半導体基板の主面の一部に形成し
た目合せパターンと、この目合せパターン上に選択的に
設けた酸化膜と、この酸化膜の存在しない前記半導体基
板の主面領域上に成長させたエピタキシャル成長層とを
備えることを特徴とする半導体装置。 ２、目合せパターンは、前記埋込領域以外の箇所におけ
る半導体基板の主面を凹設して形成してなる特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267313A JPS62128118A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267313A JPS62128118A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128118A true JPS62128118A (ja) | 1987-06-10 |
Family
ID=17443084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267313A Pending JPS62128118A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128118A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123781A (ja) * | 2005-10-31 | 2007-05-17 | Toshiba Corp | アライメントマーク付き半導体基板及びアライメントマークの製造方法 |
| US7238592B2 (en) | 2004-02-02 | 2007-07-03 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having an alignment mark |
| JP2007273727A (ja) * | 2006-03-31 | 2007-10-18 | Mitsubishi Electric Corp | アライメントマーク及びその形成方法、半導体装置及びその製造方法 |
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
-
1985
- 1985-11-29 JP JP60267313A patent/JPS62128118A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238592B2 (en) | 2004-02-02 | 2007-07-03 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having an alignment mark |
| JP2007123781A (ja) * | 2005-10-31 | 2007-05-17 | Toshiba Corp | アライメントマーク付き半導体基板及びアライメントマークの製造方法 |
| JP2007273727A (ja) * | 2006-03-31 | 2007-10-18 | Mitsubishi Electric Corp | アライメントマーク及びその形成方法、半導体装置及びその製造方法 |
| JP4531713B2 (ja) * | 2006-03-31 | 2010-08-25 | 三菱電機株式会社 | アライメントマーク及びその形成方法、半導体装置及びその製造方法 |
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
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