JPH0515299B2 - - Google Patents

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JPH0515299B2
JPH0515299B2 JP61142344A JP14234486A JPH0515299B2 JP H0515299 B2 JPH0515299 B2 JP H0515299B2 JP 61142344 A JP61142344 A JP 61142344A JP 14234486 A JP14234486 A JP 14234486A JP H0515299 B2 JPH0515299 B2 JP H0515299B2
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JP
Japan
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JP61142344A
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JPS62298111A (ja
Inventor
Hikari Nagai
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NEC Corp
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Nippon Electric Co Ltd
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Publication date
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にエピタキシア
ル成長層上に形成される上部層の目合わせパター
ンの形状の改良に関するものである。
〔従来の技術〕
バイポーラIC,リニアIC或いはこれらICと
MOSICとを1チツプ内に混成させた高圧パワー
ICがそれぞれマーケツトを拡大させている。こ
れらICは概略シンコン基板にP型或いはn型不
純物から成る埋込み層を拡散法或いはイオン注入
法で形成し、しかる後にエピタキシアル成長層を
形成し、このエピタキシアル成長層上部に上部層
を形不して製造する。高集積化、チツプ縮小化へ
の要求から埋込み層と上部層とのシリコン基板面
方向の相対位置精度の向上が求められている。埋
込み層のパターンはエピタキシアル成長の進行に
伴つて、位置がずれる、いわゆるパターンシフト
現象を起こしてしまう。上部層のパターン形成時
の位置合わせはエピタキシアル成長層表面に現わ
れている埋込み層パターンを位置基準として行な
われるので、このパターンシフトは相対位置精度
向上の大きな支障となる。とりわけICの高耐圧
化に伴いエピタキシアル成長層が厚くなるにつれ
パターンシフト量は大きくなりIC製造上大きな
問題となつてきていた。
埋込みパターンの形成過程およびパターンシフ
ト現象を第3図を用いて説明する。なお第3図は
便宜上目合わせ用のパターン部のみについて描か
れており、又埋込み層は1種のみの場合を表わし
ている。まず第3図aに示す如くシリコン基板1
01の表面上に第1の熱酸化膜102が形成され
る。次に第3図bに示す目合わせパターン部10
3の酸化膜がフオトリソグラフイー、エツチング
法で除去され、不純物拡散とこれに加え酸化工程
を経て同図cで示すようにシリコン基板の目合わ
せ用パターン、104の形状は凹状となる。同図
中107は拡散領域を示すものである。エピタキ
シアル成長直前には第3図dに示されるようシリ
コン基板101上の酸化膜はすべてエツチング除
去されている。この状態での目合せパターン部1
04は凹状の形状をしている。エピタキシアル成
長を行なうにつれ第3図eで示す如く埋込みパタ
ーンの位置基準である目合わせパターン部104
は位置がずれ、すなわちパターンシフトしながら
エピタキシアル成長層105の表面のパターン1
06に変わつていく。
このパターンシフト現象はシリコン基板の表面
を〔100〕或いは〔111〕といつた正面から2°ない
し4°傾けてインゴツトからスライスしていること
に起因する。この傾けスライスは埋込み層パター
ンのエピタキシアル成長に伴うパターンくずれ、
不明瞭化対策として大きな効果を持つている。埋
込みパターンのずれの方向はこの傾け方向に対応
しているので、ずれの量さえコントロール出来れ
ば、上部層の本パターンに対する目合わせ用パタ
ーンをあらかじめずれの分だけ補正しておけば埋
込み層の本パターンと上部甚の本パターンは同一
位置基準を用いていることになる。
この方法を第4図a,bで説明する。なお同図
はウエハー断面と上部層パターンとを混在させた
図である。まず、ずれが全く発生しない理想的な
場合を第4図aで考えてみる。シリコン基板11
1上に埋込み層目合わせパターン112と本パタ
ーン113が形成されている。エピタキシアル層
114成長後のこれらのパターンはずれを起こさ
ずそれぞれエピタキシアル層地面上の目合わせパ
ターン115、本パターン116で示すパターン
として表面上に現われてくる。例えば素子分離の
目的で接合分離法を行なう場合、上部層の本パタ
ーン117は埋込層の本パターン113と同一位
置に形成する。又、上部層の目合わせ用パターン
はエピタキシアル層表面上に現われた目合わせパ
ターン115に合わせて形成される。これらの必
要条件を満たす上部層の目合わせ用パターン11
8と本パターン117との距離をlとする。次に
ずれが発生する場合を第4図bに示す。同図で左
側に距離PSだけずれが発生するので埋込層の本
パターン113に上部層の本パターン117を一
致させるには上部層の目合わせ用パターン118
との距離を本来の距離lにずれ量PSを加えた値
とすればよいことが明らかである。
〔発明が解決しようとする問題点〕
以上述べてきたようにずれ量が一定にコントロ
ールされ、あらかじめ判つていれば正確な位置合
わせが可能である。しかしながら現実にはエピタ
キシアル成長時の各種条件、例えば原料ガス流
量、基板加熱温度、等のばらつき、或いはウエハ
ーセツト位置によつてずれ量が一定にコントロー
ルされず、ウエハーごとにずれ量が異なつてしま
い正確な位置合わせが不可能であるという欠点が
ある。
本発明はこのようなエピタキシアル成長時の工
程条件の変動による埋込みパターンのずれ量のバ
ラツキが発生した場合でも高精度な位置合わせを
実現できる半導体装置を提供することを目的とし
ている。
〔問題点を解決するための手段〕
本発明の半導体装置は、シリコン基板上に埋込
み層、エピタキシアル層および上部層を順次形成
して成る半導体装置において、上部層の目合せ用
パターン部がエピタキシアル成長に伴う埋込み層
パターン幅の収縮量に対応させた2ケ所以上の目
合わせ部位を持つことを特徴とする。
エピタキシアル成長に伴うずれ量の検討を注意
深く行なつたところ、埋込み層パターンはエピタ
キシアル成長に伴いずれるだけではなく、ずれ方
向に収縮すること、およびこの収縮の量はずれ量
と一対一対応することが明らかとなつた。この関
係は、ずれ量を支配するところの前述の工程条件
変動には影響されないことも判つた。本発明はこ
の関係を利用して目合せ時のずれ補正を適正に行
ない、埋込み層と上部層の位置合わせ精度の向上
をもたらすものである。
埋込み層パターンの収縮の様子を第5図を用い
て説明する。本図はウエハーをずれ方向に平行な
面で切つた断面図であるが、シリコン基板121
上の埋込層パターン122はセンター間距離で
PSだけ左方向にずれてエピタキシアル層表面上
にパターン123として現われているが、パター
ン左端のずれ量PSLはパターン右端のずれ量PSR
よりも小さく、この差(PSR−PSL)だけパター
ンは収縮することになる。
ずれの量とパターン収縮量の関係を調査した結
果の一例を第6図に示す。エピタキシアル成長時
の工程条件が変動した時のずれ量を横軸に、パタ
ーン収縮量を縦軸に目盛り、実測値をブロツトし
たものである。この図に示す如き関係を利用し、
例えば目合わせ用埋込パターンとして一辺が
30μmの正方形のものを用いた場合、エピタキシ
アル成長後のパターンが2μmだけ収縮している場
合はずれ量が約10μmなので、これに見合う量だ
け上部層の目合せパターンを補正する必要がある
ことが、又、収縮量が5μmと大きい場合には約
20μmの補正を要することがそれぞれ上部層のパ
ターンの寸法を見ることだけで判断することが出
来る。
実際には上部層の目合せパターン形状を、上記
収縮量に対応させた2ケ所以上の目合せ部位を持
たせて、ずれ量に対して適正な補正を行なうもの
である。
〔実施例〕
本発明について図面を参照して説明する。
第1図は本発明の一実施例である。ずれが図中
左側に生じ、そのずれ量とパターン収縮量の関係
があらかじめ測定されており、ずれ量がPS1の時
収縮後のパターン幅がW1、ずれ量がPS2の時W2
であることが判つているものとする。
又、第1図中破線で示すようにずれ、収縮が生
じない時のエピタキシアル成長層表面上に現われ
た埋込層目合わせ用パターン4の位置が本パター
ン1から距離lだけ離れたX0であるとする、こ
のX0からのずれ補正量PS1だけ左の位置に幅W1
の第1の目合わせ部位2,PS2だけ左の位置に幅
W2の第2の目合わせ部位3を持つ上部層目合わ
せ用パターンを形成する。
エピタキシアル成長層表面上に現われた埋込層
目合わせパターン幅がW1であれば第1の目合わ
せ部位2に、W2であれば第2の目合わせ部位3
に位置合わせを行なう。こうすることで実際に発
生しているずれ量の補正が最適に行なわれ、より
正確な埋込み層と上部層との相対的位置精度の向
上が実現できる。ずれおよび収縮は同図中横方向
にのみ生ずるので、目合わせ時には、上部層目合
わせパターンの切り欠き部から埋込み層目合わせ
用パターンの一部は顔を出すことになるが、実際
の作業には支障はない。
第1図に示した実施例は2ケ所の目合わせ部位
を持つパターンについて示したが、第2図a,b
に示すように3ケ所の目合わせ部位を持つものも
有効である。図中第1の目合わせ部位21,第2
の目合わせ部位22,第3の目合わせ部位23は
それぞれずれ量がPS1,PS2,PS3,並びに収縮
後のパターン幅がW1,W2,W3となつた場合に
対応するものである。
〔発明の効果〕
以上説明したように本発明はエピタキシアル成
長時に同時に生ずるパターンずれ現象とパターン
幅収縮現象を有効に利用することにより、埋込層
パターンと上部層パターンとの相対位置精度の向
上に効果を発揮する。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示すパターン
図、第2図は本発明の第2,第3の実施例を示す
パターン図、第3図はシリコン基板のパターン形
成およびずれ現象を示す断面図、第4図a,bは
パターンずれを補正する従来の方法を説明する断
面図、第5図はパターン収縮を説明する断面図、
第6図はパターンずれ量とパターン収縮量との関
係を示すグラフである。 1……本パターン、2……第1の目合わせ部
位、3……第2の目合わせ部位、4……埋込み層
目合わせ用パターン、21……第1の目合わせ部
位、22……第2の目合わせ部位、23……第3
の目合わせ部位、101……シリコン基板、10
2……酸化膜、103……酸化膜除去部、104
……目合わせ用パターン、105……エピタキシ
アル成長層、106……目合わせ用パターン、1
07……拡散領域、111……シリコン基板、1
12……埋込層目合わせ用パターン、113……
埋込層本パターン、114……Iピタキシアル
層、115……エピタキシアル層表面上目合わせ
用パターン、116……エピタキシアル層表面上
本パターン、117……上部層本パターン、11
8……上部層目合わせ用パターン、121……シ
リコン基板、122……埋込層パターン、123
……エピタキシアル層表面上パターン。

Claims (1)

    【特許請求の範囲】
  1. 1 シリコン基板上に埋込み層、エピタキシアル
    成長層および上部層を順次形成して成る半導体装
    置において、上部層の目合わせ用パターン部がエ
    ピタキシアル成長に伴う埋込み層パターン幅の収
    縮量に対応させた2ケ所以上の目合わせ部位を持
    つことを特徴とする半導体装置。
JP61142344A 1986-06-17 1986-06-17 半導体装置 Granted JPS62298111A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61142344A JPS62298111A (ja) 1986-06-17 1986-06-17 半導体装置

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JP61142344A JPS62298111A (ja) 1986-06-17 1986-06-17 半導体装置

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JPS62298111A JPS62298111A (ja) 1987-12-25
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Publication number Priority date Publication date Assignee Title
JP2020067338A (ja) * 2018-10-23 2020-04-30 国立大学法人信州大学 油圧装置の制御流量推定用のモデルベーストルックアップテーブルの作成方法、制御流量推定用のモデルベーストルックアップテーブルおよび圧力推定方法

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