JP2010118536A

JP2010118536A - 半導体装置の製造方法

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Publication number: JP2010118536A
Application number: JP2008291211A
Authority: JP
Inventors: Akihiko Oi; 明彦大井
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2008-11-13
Filing date: 2008-11-13
Publication date: 2010-05-27
Anticipated expiration: 2028-11-13
Also published as: JP5568856B2

Abstract

【課題】マスク酸化膜に起因する、トレンチへのエピタキシャル成長時の結晶欠陥の発生を防いで漏れ電流を小さくし、ＳＪ構造上のオーバーエピ層の研磨精度を高めて耐圧分布のバラツキを小さくすることのできる超接合ＭＯＳ型半導体装置の製造方法とすること。
【解決手段】エピ基板の活性領域にＳＪ用トレンチを形成する前に、スクライブ領域に、活性領域へのＳＪ用トレンチ形成のための第一マスク酸化膜の厚さよりも厚い第二マスク酸化膜を形成してアライメントマーカーを形成する。
【選択図】図３ｂ

Description

本発明は、電力用半導体装置に関する。さらに詳しくは超接合（以降、「ＳＪ」と略記することもある。ＳＪとはＳＵＰＥＲＪＵＮＣＴＩＯＮの略）ＭＯＳＦＥＴに関する。

超接合構造を利用して従来の特性限界を破るようなＭＯＳＦＥＴが開発されている。このような超接合構造を有するＭＯＳＦＥＴの製造方法の主流である多段エピタキシャル方式（以降、多段エピ方式と略記することもある）は、高不純物濃度のｎ型半導体基板の表面に（シリコン）エピタキシャル層を多数回に分けて成長させる。各成長段階の前にパターニングおよびイオン注入によって、前記半導体基板の主面に垂直方向に薄層状または柱状（カラム状）のｐ型層およびｎ型層を形成する。形成されたｐ型層およびｎ型層が、主面に平行な方向では前記ｐ型層とｎ型層の交互の繰り返しとなるように、ｐｎ層の並列構造またはカラム構造（以降、両者を併せてＳＪ構造と略記する）を形成するという製造方法である。ｐｎ層のカラム構造（ＳＪ構造）の平面パターン（セル状パターンということもある）は、たとえばｎ型層中に複数の円または矩形状のｐ型層が所定の間隔で配置される構成を有し、ｐｎ層の並列構造の平面パターンは複数のストライプ状のｐ型層とｎ型層が、相互に平行で、交互に隣接して配置される構成となる。しかし、この多段エピ方式は工程が長く、製造コストが高くなるという課題を抱えている。

一方、製造工程が短く、製造コストを低減させることが可能であるトレンチ埋め込みエピ方式の開発が進められている。この方式は、おおよそ次の工程を有する。第一は高不純物濃度のｎ^＋＋型半導体基板１００にｎ型エピタキシャル層１０１を成長させたエピ基板１０２を材料とし、このエピ基板１０２表面に酸化膜などのマスク膜を形成する工程。第二はこのマスク膜をパターニングおよびエッチングにより所定の間隔で残し、エピ基板表面からｎ型エピタキシャル層を貫きｎ^＋＋型半導体基板１００に達する深さで、高アスペクト比のトレンチを異方性のエッチングなどにより所定の間隔で形成する工程。その後、第三としてトレンチ内にｐ型エピタキシャル層１０３を成長させることでトレンチを完全に埋め込み、ｐｎカラム構造（ＳＪ構造）１０４を形成する工程である。そして、前述のＳＪ構造１０４を形成した後に、通常のＭＯＳＦＥＴの製造方法に従って工程を進める。その結果、前記ＳＪ構造１０４の表面層に、ｐベース領域１０５とｎソース領域１０６、および、これらの領域表面に、ゲート絶縁膜１０７、ポリシリコンゲート電極１０８、ＢＰＳＧなどの層間絶縁膜１０９、ソース電極１１０などからなるＭＯＳ構造、表面保護膜１１１などを備え、裏面側にドレイン電極１１２を有する図１の要部断面図に示すようなＳＪ型のＭＯＳＦＥＴが完成する。

ところで、ＳＪ構造用トレンチを（シリコン）エピタキシャル層で埋め込むときに、ＳＪ構造用トレンチの形成に用いたマスク酸化膜が残っていると、埋め込み工程の終了段階でエピタキシャル層がトレンチを越えてマスク酸化膜上を横方向に成長することが避けられない。その結果、マスク酸化膜との界面に形成されたエピタキシャル層の結晶性が悪化するという問題が発生する。このようなトレンチへのエピタキシャル層の埋め込み後に、マスク酸化膜上に追加成長（オーバーエピタキシャル成長）させる処理時間が長い場合、酸化膜上に成長したオーバーエピタキシャルシリコン（以降、オーバーエピと略記することもある）層中に発生した結晶欠陥がマスク酸化膜下のエピ基板に伝搬して結晶欠陥を発生させることが問題となる。このオーバーエピ層は、たとえ後工程の表面研磨により除去しても、マスク酸化膜下のエピ基板内に伝搬した結晶欠陥は残存するため、デバイスの漏れ電流増加の原因となる。理想的にはオーバーエピ層を形成せずに、過不足無く丁度トレンチが埋め込まれた状態で成長を終了させることが望ましい。しかし、エピタキシャル成長工程は、処理バッチ毎に成長レートがバラツキ、またエピ基板面内でも場所により成長レートがバラツキ、異なることが通常である。そのため、エピ基板面内のすべてのトレンチが過不足無く丁度埋め込まれた状態で確実に成長工程処理を終了させることは現実的には不可能である。エピタキシャル成長時間が足りないと埋め込み不足不良が部分的に発生し期待するデバイス特性が得られなくなるので、どうしても避けなければならない。その結果、エピタキシャル成長工程に前述のような種々のバラツキがあっても、エピ基板上のすべてのトレンチへのエピタキシャル層の埋め込み不足不良を来たさないためには、製造プロセス上は通常、オーバーエピ層を形成するようなプロセス条件とすることが欠かせない。

一方、製造プロセス面からはトレンチ形成後にも、前述のマスク酸化膜がないと困る工程がある。その工程とは、たとえば、ＳＪ構造の上にＭＯＳ構造を形成してＭＯＳＦＥＴとして動作させるために、ＳＪ構造１０４とｐベース領域１０５の形成後のエピ基板の概略断面図である図２に示すように、ＳＪ構造１０４のうち、ｐカラム１０３上にＭＯＳ構造のｐベース領域１０５を正確に配置するために必要なマスク合わせ工程である。すなわち、ｐカラム上にＭＯＳ構造のｐベース領域を正確に配置するためには、ＳＪ構造の形成以前に半導体基板上に予め画像認識可能なマーカー図形を形成し、ＭＯＳ構造形成のためのパターニング（マスク合わせ）時にこのマーカーを認識して、フォトマスクと半導体基板とを正確にパターン合わせする必要がある。そこで、トレンチへのｐ型エピタキシャル層の埋め込み後に、前記マスク酸化膜が残っていれば、この酸化膜パターンを認識して後工程のフォトマスクを正確に合わせることができる。もし、結晶欠陥が発生しないように、予めマスク酸化膜を完全除去した後に、トレンチをエピタキシャル成長で埋め込み、その後表面整形すると、マスク酸化膜に起因する結晶欠陥の発生は無くなるが、エピ基板表面は平坦面になり、目印となるパターンが目視できなくなり、その後の正確なフォト工程の進行が不可能になる。

さらに、前述のマスク合わせ時の問題以外に、トレンチへのエピタキシャル成長プロセス自体にも、前述のマスク酸化膜ありの場合と同様に、エピ基板面内のすべてのトレンチでの埋め込み不足不良を避けるためには、やはり、すべてのトレンチ埋め込みが完了するまでエピタキシャル成長を続け、オーバーエピ層を形成しなければならない。しかも、前述のように種々のバラツキが存在するので、削り落とすべきオーバーエピ層の厚さにもバラツキが存在する。その結果、オーバーエピ層の厚さをエピ基板毎に測定して、研磨量を決定する必要があり、作業量が増大する。

透光性の高い材料で覆われたアライメントマーカーを形成した後、マスク酸化膜を用いてトレンチを形成し、マスク酸化膜を除去した後のトレンチにエピタキシャル層を埋め込み、その埋め込みエピタキシャル層表面を平坦化する超接合構造の製造方法に関する文献が知られている（特許文献１）。
特開２００７−２０１４９９号公報

しかしながら、前述のエピ基板毎にオーバーエピ層の厚さを非破壊で測定することは困難であり、また、測定したとしても測定のためのコストが増大することは避けられない。さらに、オーバーエピ層の厚さをエピ基板毎に測定して研磨量を決定しても、マージンを見て余裕を持って研磨しようとする場合、研磨後の埋め込みｐエピ層の深さがばらつくことになり、デバイスの耐圧特性がばらつくという問題がある。

本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、マスク酸化膜に起因するトレンチへの埋め込みのためのエピタキシャル成長時の結晶欠陥の発生を防いで漏れ電流を小さくし、ＳＪ構造上のオーバーエピタキシャル層の研磨精度を高めて耐圧分布のバラツキを小さくすることのできる半導体装置の製造方法の提供である。

特許請求の範囲の請求項１記載の発明によれば、高不純物濃度で第一導電型半導体基板と低不純物濃度で第一導電型のエピタキシャル半導体層との積層からなるエピタキシャル半導体基板の、前記エピタキシャル半導体層の主電流の流れる活性領域に、主電流方向に平行で、交互に隣接する層状またはカラム状の第一導電型領域と第二導電型領域を有し、オン状態で電流を流し、オフ状態で空乏化する超接合構造を形成するために、前記活性領域を取り巻く最外周に位置するスクライブ領域の表面以外の酸化膜を除去後、再度前記エピタキシャル半導体層全面に酸化膜を積層し、前記活性領域の表面に第一マスク酸化膜パターンを形成し、前記スクライブ領域の表面の積層酸化膜に第二マスク酸化膜パターンを形成する第一工程と、前記第一マスク酸化膜パターンと前記第二マスク酸化膜パターンを用いて、この順に対応する高アスペクト比の第一、第二トレンチを形成する第二工程と、前記第一トレンチ形成後の第一マスク酸化膜パターンと前記第二トレンチ形成後の第二マスク酸化膜パターンとの両酸化膜から第一マスク酸化膜の厚さをエッチングで減厚した後、前記第一、第二トレンチに第二導電型エピタキシャルシリコン層を埋め込む第三工程を備える半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記第一工程が、前記超接合構造を形成するために、前記エピタキシャル半導体層の全面に形成した酸化膜上に窒化シリコン膜を積層後、該窒化シリコン膜をマスクに前記スクライブ領域の前記エピタキシャル半導体層の表面に前記第一マスク酸化膜の厚さより深さの浅い溝を形成し、該溝に窒化シリコン膜をマスクとして前記溝の深さ以上の厚さの選択酸化膜を形成した後、前記窒化シリコン膜を除去して全面に酸化膜を形成し、前記活性領域の酸化膜に第一マスク酸化膜パターンを形成し、前記スクライブ領域の前記溝の前記選択酸化膜上に形成された酸化膜からなる積層酸化膜に第二マスク酸化膜パターンを形成するプロセスとする特許請求の範囲の請求項１記載の半導体装置の製造方法とする。

特許請求の範囲の請求項３記載の発明によれば、前記第一工程が、前記超接合構造を形成するために、前記エピタキシャル半導体層の全面に形成された酸化膜の前記スクライブ領域に溝パターンを形成後、前記酸化膜をマスクにして前記第一マスク酸化膜の厚さより深さの浅い溝を形成し、前記エピタキシャル半導体層の全面に前記溝の深さ以上の厚さの酸化膜を形成し、前記溝の幅より小さい幅の酸化膜パターンを該溝の中央に残し、再度前記エピタキシャル半導体層の全面に第一マスク酸化膜形成用の酸化膜を積層後、前記活性領域の酸化膜に第一マスク酸化膜パターンを形成し、前記スクライブ領域の前記溝の積層酸化膜に第二マスク酸化膜パターンを形成するプロセスとする特許請求の範囲の請求項１記載の半導体装置の製造方法とする。

本発明は、要するに、エピ基板のチップの活性領域にＳＪ構造形成用トレンチを形成する前に、チップのスクライブ領域に活性領域へのＳＪ構造形成用トレンチ形成のためのマスク酸化膜（第一マスク酸化膜）厚よりも厚い酸化膜（第二マスク酸化膜）を形成してアライメントマーカーを形成する。前記第一マスク酸化膜を除去しても第二マスク酸化膜が残り、第一マスク酸化膜除去後のエピ基板表面との間にできる段差を利用して、前記スクライブ領域にアライメントマーカーが残るようにする。第一マスク酸化膜無しでＳＪ構造の形成のためにトレンチにエピタキシャル半導体層を埋め込んでも、結晶欠陥の発生を抑え、オーバーエピ層の厚さを正確に検知して研磨して、耐圧分布のバラツキを小さくすることができ、さらに後工程のＭＯＳ構造の形成のためのマスク合わせを正確に行うことができる。

前記スクライブ領域へ厚い酸化膜を形成する第一の方法は、エピ基板表面に酸化膜を形成し、スクライブ領域に酸化膜が残るようにパターニング、エッチングを行った後に、エピ基板に酸化膜を形成し、スクライブ領域と活性領域のトレンチ形成部分をパターニングと酸化膜エッチングを同時に行う。形成した酸化膜開口部をトレンチエッチングした後に、活性領域のマスク酸化膜を除去し、エピタキシャル成長させる。この際、活性領域にはマスク酸化膜が存在しないので、結晶欠陥は発生しない。一方、スクライブ領域にはマスク酸化膜によるマーカー図形が形成されているので、正確なマスク合わせを可能にする。

前記スクライブ領域へ厚い酸化膜を形成する第二の方法は、エピ基板上に窒化膜を形成し、スクライブ領域をパターニングし、窒化膜をマスクにしてエピ基板表面をエッチングして浅い溝を形成した後に再度全面に酸化する。そして、活性領域にあるシリコン表面上の窒化膜、酸化膜を除去後、マスク酸化膜を形成する。その結果、第一の方法と同様にスクライブ領域に厚い酸化膜が形成され、それ以降の工程は第一の方法と同様に行う。

あるいは、第一の方法と第二の方法を組み合わせてもよい。すなわち、スクライブ領域に浅い溝を形成した後に酸化膜形成し、スクライブ領域のトレンチの酸化膜を残すようパターニング、エッチングし、エピ基板表面を酸化することで、スクライブ領域の溝部に活性領域のマスク酸化膜より厚い酸化膜が形成される。
スクライブ領域で浅い溝に厚い酸化膜を形成する第二の方法および第一と第二の方法の組み合わせにおいて、スクライブ領域の酸化膜表面をエピ基板表面のシリコン面よりも低くすることにより、前記マスク酸化膜を化学機械研磨（ＣＭＰ）法のストッパー層として用いれば、オーバーエピ層を正確に研磨することが可能となる。

本発明によれば、マスク酸化膜に起因するトレンチへの埋め込みのためのエピタキシャル成長時の結晶欠陥の発生を防いで漏れ電流を小さくし、ＳＪ構造上のオーバーエピタキシャル層の研磨精度を高めて耐圧分布のバラツキを小さくすることのできる半導体装置の製造方法を提供することができる。

以下、本発明にかかる超接合ＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は一般的なＳＪ−ＭＯＳＦＥＴのエピ基板の要部断面図である。図２は一般的なＳＪ−ＭＯＳＦＥＴのＳＪ構造とｐベース領域との位置関係を示すエピ基板の概略断面図である。図３a〜図５は本発明にかかるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分のそれぞれ異なる製造工程１〜３を示すエピ基板の要部断面図である。図６は本発明と従来のＳＪ−ＭＯＳＦＥＴの漏れ電流分布と耐圧分布の比較図である。

実施例１では、６００Ｖ耐圧ＳＪ−ＭＯＳＦＥＴに適用したＳＪ構造部分の製造工程１を含む製造方法について、図３a、図３ｂに示す主要な製造工程順に並べたエピ基板の要部断面図を参照して説明する。厚さ６２５μｍの低比抵抗ｎ型半導体基板に５５μｍ厚で濃度４×１０^１５ｃｍ^−３のｎ型シリコン層（シリコンエピタキシャル層）２をエピタキシャル成長させたエピ基板１を材料とする。このエピ基板１のｎ型シリコンエピタキシャル層２表面に０．４μｍの厚さの酸化膜３を熱酸化で形成する（図３a（ａ））。この酸化膜３にスクライブ領域６の第一アライメントマーカー形状のフォトレジスト５のパターニングとエッチングを行い、酸化膜４を形成する（図３a（ｂ））。次に、デバイス領域７の膜厚が０．８μｍとなるように第一マスク酸化膜８を形成する。スクライブ領域６では、前記酸化膜４に第一マスク酸化膜の厚さが加わり、厚さ１．２μｍの厚い第二マスク酸化膜８ａとなる（図３a（ｃ））。

次に、レジスト塗布後に露光して、前記スクライブ領域６の第一アライメントマーカー中に異なる第二アライメントマーカー９パターンを形成し、前記デバイス領域７中の耐圧構造部１１を除く活性領域１０にＳＪ−ｐカラム形成用の幅６μｍのストライプパターン１２を形成する。第一マスク酸化膜８をパターンエッチングしてｎ型シリコンエピタキシャル層２を露出させた後、レジスト（図示せず）を除去する（図３a（ｄ））。次に、Ｂｏｓｃｈプロセス法により前記露出したシリコンエピタキシャル層２の表面から深さ４５μｍの高アスペクト比の第一トレンチ１３を形成する。同時に前記第二アライメントマーカー９パターンにも同じ深さの第二トレンチ１４が形成される。第一マスク酸化膜８もエッチングで減厚され、デバイス領域中の第一マスク酸化膜８の残厚は０．４５μｍ、スクライブ領域中の酸化膜の残膜は０．７５μｍになる（図３a（ｅ））。

前記Ｂｏｓｃｈプロセス法とは、エッチング、側壁保護膜形成のガスの切り替えを数秒ずつ行うことにより高アスペクト比のトレンチを形成する方法であり、たとえば、側壁への保護膜形成のためのＣ_４Ｆ_８を供給し、その後ガスを高速で切り替えてエッチングガスのＳＦ_６を供給して高アスペクト比のトレンチを形成する方法である。
弗酸によるウェットエッチングでマスク酸化膜の厚さ分（０．４５μｍ）を減厚する。スクライブ領域の第二マスク酸化膜８ａは厚いので、０．３μｍの厚さの酸化膜が残るが、デバイス領域７の第一マスク酸化膜８は消失してシリコンエピタキシャル層２の表面が露出する。また裏面酸化膜は同時にすべて除去される。エピタキシャル成長法により、第一トレンチ、第二トレンチをｐ型シリコン１５で埋め込む。全てのトレンチ１３、１４が完全に埋め込まれることを確実にするために、エピ基板１面内平均で４μｍ程度オーバーエピ層１５ａを形成させる（図３b（ｆ））。活性領域１０には第一マスク酸化膜８が存在しないので、酸化膜上への横方向エピ成長が起こらない。活性領域１０内ではエピタキシャル成長は常にシリコン上に起こり、結晶欠陥の発生が抑えられる。

次に、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）によりオーバーエピ層１５ａのシリコン表面を研磨する。研磨パッドがストッパーとしてのスクライブ領域６の第二マスク酸化膜８ａに達するまで研磨する（図３b（ｇ））。研磨表面は第二マスク酸化膜８ａの表面が基準となるので、研磨後のシリコン表面位置を精度良く制御することができる。従って、研磨面から第一トレンチ中のｐカラムの底部までの深さを精度良く管理することができ、耐圧バラツキを低減することができる。

Ｓｉエッチャーによりシリコン最表面層を０．５μｍエッチバックし、ｐ型オーバーエピ層１５ａを完全除去する。この工程はエピ基板１の表面にｎ型シリコンエピタキシャル層２を露出させて電流経路を確保するために必要な処理を有する。同時にスクライブ領域６には第二マスク酸化膜８ａとの間に約０．５μｍの段差が形成されるので、以降の工程における第三アライメントマーカーとして利用できる。

これ以降は、通常のプレーナ型ＭＯＳ構造の形成と同様の工程であるので、図を参照せずに簡略に説明する。ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｘｙＳｉｌｉｃｏｎ）膜によるフィールド酸化膜の形成、さらにゲート酸化膜およびゲートポリシリコン層の形成を行う。前述の第三アライメントマーカーにアラインさせてゲートポリシリコン層をパターニングし、ボロンイオン注入し、さらに熱拡散によりｐベース領域を形成する。このようにしてｐカラムとｐベース領域を正確に位置合わせすることができる。ｎ^＋ソース層、層間絶縁膜（ＢＰＳＧ）、ソース金属電極、ならびにポリイミドなどの表面保護膜を形成し、最後に、基板裏面をバックグラインド後にドレイン金属電極を形成すると、前記図１の要部断面図に示すＳＪ−ＭＯＳＦＥＴのウエハプロセスが完了する。

実施例２では、前記実施例１とは異なるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分の製造工程２を含む製造方法について、図４a、図４ｂに示す主要な製造工程順に並べたエピ基板の要部断面図を参照して説明する。前記実施例１と同様に作成したエピ基板１のｎ型シリコンエピタキシャル層２表面に酸化膜２０を形成後に窒化膜２１を堆積する（図４a（ａ））。スクライブ領域６に第四アライメントマーカー２２をパターニングし、パターニングにより窓明けされた部分の窒化膜２１、酸化膜２０をエッチングし、さらに露出したｎ型シリコンエピタキシャル層２表面をエッチングし深さ０．５μｍの浅い溝２３を形成する（図４a（ｂ））。

次に、前記窒化膜２１をマスクとして前記溝２３内のｎ型シリコンエピタキシャル層２表面に選択酸化膜２４を溝２３の深さ以上でなるべく厚すぎない厚さに形成する（図４a（ｃ））。表面の窒化膜をすべてエッチングして除去した後、ＳＪ構造形成用第一トレンチ形成用の厚さ０．８μｍの第一マスク酸化２５を形成する（図４a（ｄ））。スクライブ領域６の酸化膜は前記選択酸化膜と合わさって厚い第二マスク酸化膜２５ａとなる。

次に、図示しないレジスト塗布後に露光して、ＳＪ構造のｐカラム形成用の幅６μｍのストライプパターン２６とスクライブ領域６の第五マーカーパターン２７とを形成する。第一マスク酸化膜２５をエッチングしてシリコンエピタキシャル層２の表面を露出させた後、レジストを除去する（図４a（ｅ））。次に、Ｂｏｓｃｈプロセス法により深さ４５μｍの高アスペクト比の第一トレンチ２８を形成する。同時に前記第五マーカーパターン２７にも深い第二トレンチ２９が形成される。第一マスク酸化膜２５もエッチングされて減厚になり、残厚は０．４５μｍになる（図４b（ｆ））。

弗酸によるウェットエッチングで第一マスク酸化膜２５の残り厚さ（０．４５μｍ）分を減厚する。第一マスク酸化膜２５はすべて消失する。このとき、スクライブ領域６の溝２３内の第二マスク酸化膜２５ａは選択酸化膜の厚さ分厚いのでエッチングにより減厚されても残る。溝２３内の第二マスク酸化膜２５ａの表面はデバイス領域７のシリコンエピタキシャル層２の表面と同じか、よりわずかに高い面となる。また裏面酸化膜は同時にすべて除去される。エピタキシャル成長法により、第一、第二トレンチ２８、２９をｐ型シリコン３０で埋め込む。全てのトレンチが完全に埋め込まれることを確実にするために、エピ基板１面内で平均厚さ４μｍ程度のオーバーエピ層３０ａを成長させる（図４b（ｇ））。活性領域３１のシリコンエピタキシャル層２の表面には第一マスク酸化膜２５が存在しないので、酸化膜上への横方向エピ成長が起こらない。エピ成長は常にシリコン上に起こり、結晶欠陥の発生が抑えられる。

次に、ＣＭＰにより表面オーバーエピ層３０ａのシリコン表面を研磨する。研磨パッドがストッパーとしてのスクライブ領域６の第二マスク酸化膜２５ａに達するまで研磨する（図４ｂ（ｈ））。研磨表面は第二マスク酸化膜３０ａの表面が基準となるので、研磨表面位置を精度良く制御することができる。従って、研磨面から第一トレンチ中のｐカラムの底部までの深さを精度良く管理することができ、耐圧バラツキを低減することができる。また、実施例２ではスクライブ領域６の第二マスク酸化膜２５ａの表面がオーバーエピ層３０ａよりも下にあるので、ＣＭＰ工程のみで、ｐ型オーバーエピ層３０ａを完全除去可能となる。同時にスクライブ領域６には、溝２３内の第二マスク酸化膜２５ａとの間に０．５μｍの段差が形成されるので、以降の工程でのアライメントマーカーとして利用できる。これ以降は実施例１と同様の工程でＳＪ−ＭＯＳＦＥＴのウエハプロセスを完了させる。

実施例３では、前記実施例１、２とは異なるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分の製造工程３を含む製造方法について、図５に示す主要な製造工程順に並べたエピ基板の要部断面図を参照して説明する。前記実施例１と同様に、エピ基板１上に酸化膜５０を形成する。スクライブ領域６に第六アライメントマーカーをパターニングし、このパターニングに対応して酸化膜を窓明けエッチングし、さらに窓開けされた部分のシリコン表面をエッチングし深さ０．５μｍの浅い溝５２を形成する（図５（ａ））。その後、全面に再度、厚さ０．６μｍの酸化膜５３を形成する（図５（ｂ））。前記浅い溝５２に酸化膜５４が部分的に残るようにパターニングする（図５（ｃ））。酸化膜５４の厚さは浅い溝の深さ以上で、できるだけ厚すぎない厚さであることが必要である。溝５２内の酸化膜５４の幅は溝５４の幅よりも小さいパターンとする。再び、トレンチ形成用のマスク酸化膜５５を全面に０．８μｍの厚さに形成する（図５（ｄ））。それ以降の製造工程は実施例２と同様に作製する。この実施例３でも、前記実施例２同様、スクライブ領域の酸化膜表面がオーバーエピ層よりも下にあり、活性領域のエピタキシャルシリコン層の表面と同じか、少し高いので、ＣＭＰ工程のみで、スクライブ領域の酸化膜表面をストッパーとして、ｐ型オーバーエピ層（図示せず）を完全除去可能となる。同時にスクライブ領域６の酸化膜は該領域内の凹部のエピタキシャルシリコン層２の表面との間に０．５μｍの段差が形成されるので、前記図４ｂ（ｈ）と同様にアライメントマーカーとして利用できる（図５（e））。

図６(a)に従来品と本発明品とのＳＪ−ＭＯＳＦＥＴの漏れ電流を比較する。図６によれば、従来品のＳＪ−ＭＯＳＦＥＴはトレンチマスク酸化膜を残した状態でエピ層埋め込みをしたものであり、オーバーエピ成長により発生した結晶欠陥を有している。本発明のＳＪ−ＭＯＳＦＥＴでは、エピ層埋め込み時の結晶欠陥発生が抑制され、漏れ電流が大幅に減少していることが分る。

また図６(b)には窒化膜を研磨ストッパーとして用いない従来の製造方法によるＳＪダイオードと、本発明によるＳＪダイオードの耐圧バラツキを比較する。研磨ストッパーにより研磨精度が向上し、ＳＪ−ｐカラム深さを精度良く管理できるので、耐圧バラツキが減少する。従って良品率が向上する。
本発明により、トレンチ埋め込み型ＳＪ−ＭＯＳＦＥＴにおいて、結晶欠陥による漏れ電流を低減することができる。また製造工程において、トレンチｐｎカラムとＭＯＳセル構造を正確に位置合わせするためのマーカーを形成することができ、デバイス製造が可能になる。さらにオーバーエピ層だけを正確に研磨により除去することができるので、ｐ型埋め込み層の深さがばらつかず、デバイスの耐圧およびオン抵抗バラツキを抑えることができる。

埋め込みエピタキシャル成長時の結晶欠陥発生を防ぎ、さらにトレンチｐｎカラムとＭＯＳセル構造を正確に位置合わせするためのマーカーを形成することができる。また、前記実施例２に記載の製造方法では、オーバーエピ層だけを正確に研磨により除去することができる。

一般的なＳＪ−ＭＯＳＦＥＴのエピ基板の要部断面図である。一般的なＳＪ−ＭＯＳＦＥＴのＳＪ構造とｐベース領域との位置関係を示すエピ基板の概略断面図である。本発明にかかるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分の製造工程１を示すエピ基板の要部断面図（その１）である。本発明にかかるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分の製造工程１を示すエピ基板の要部断面図（その２）である。本発明にかかるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分の製造工程２を示すエピ基板の要部断面図（その１）である。本発明にかかるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分の製造工程２を示すエピ基板の要部断面図（その２）である。

本発明にかかるＳＪ−ＭＯＳＦＥＴのＳＪ構造部分の製造工程３を示すエピ基板の要部断面図である。本発明と従来のＳＪ−ＭＯＳＦＥＴの漏れ電流分布と耐圧分布の比較図である。

符号の説明

１エピタキシャル半導体基板、エピ基板
２シリコンエピタキシャル層
３酸化膜
４酸化膜、
５フォトレジスト
６スクライブ領域
７デバイス領域
８第一マスク酸化膜
８ａ第二マスク酸化膜
９第二アライメントマーカー
１０活性領域
１１耐圧構造部
１２ストライプパターン
１３第一トレンチ
１４第二トレンチ
１５ｐ型シリコン
１５ａオーバーエピ層。

Claims

高不純物濃度で第一導電型半導体基板と低不純物濃度で第一導電型のエピタキシャル半導体層との積層からなるエピタキシャル半導体基板の、前記エピタキシャル半導体層の主電流の流れる活性領域に、主電流方向に平行で、交互に隣接する層状またはカラム状の第一導電型領域と第二導電型領域を有し、オン状態で電流を流し、オフ状態で空乏化する超接合構造を形成するために、前記活性領域を取り巻く最外周に位置するスクライブ領域の表面以外の酸化膜を除去後、再度前記エピタキシャル半導体層全面に酸化膜を積層し、前記活性領域の表面に第一マスク酸化膜パターンを形成し、前記スクライブ領域の表面の積層酸化膜に第二マスク酸化膜パターンを形成する第一工程と、前記第一マスク酸化膜パターンと前記第二マスク酸化膜パターンを用いて、この順に対応する高アスペクト比の第一、第二トレンチを形成する第二工程と、前記第一トレンチ形成後の第一マスク酸化膜パターンと前記第二トレンチ形成後の第二マスク酸化膜パターンとの両酸化膜から第一マスク酸化膜の厚さをエッチングで減厚した後、前記第一、第二トレンチに第二導電型エピタキシャルシリコン層を埋め込む第三工程を備えることを特徴とする半導体装置の製造方法。
前記第一工程が、前記超接合構造を形成するために、前記エピタキシャル半導体層の全面に形成した酸化膜上に窒化シリコン膜を積層後、該窒化シリコン膜をマスクに前記スクライブ領域の前記エピタキシャル半導体層の表面に前記第一マスク酸化膜の厚さより深さの浅い溝を形成し、該溝に窒化シリコン膜をマスクとして前記溝の深さ以上の厚さの選択酸化膜を形成した後、前記窒化シリコン膜を除去して全面に酸化膜を形成し、前記活性領域の酸化膜に第一マスク酸化膜パターンを形成し、前記スクライブ領域の前記溝の前記選択酸化膜上に形成された酸化膜からなる積層酸化膜に第二マスク酸化膜パターンを形成するプロセスとすることを特徴とする請求項１記載の半導体装置の製造方法。
前記第一工程が、前記超接合構造を形成するために、前記エピタキシャル半導体層の全面に形成された酸化膜の前記スクライブ領域に溝パターンを形成後、前記酸化膜をマスクにして前記第一マスク酸化膜の厚さより深さの浅い溝を形成し、前記エピタキシャル半導体層の全面に前記溝の深さ以上の厚さの酸化膜を形成し、前記溝の幅より小さい幅の酸化膜パターンを該溝の中央に残し、再度前記エピタキシャル半導体層の全面に第一マスク酸化膜形成用の酸化膜を積層後、前記活性領域の酸化膜に第一マスク酸化膜パターンを形成し、前記スクライブ領域の前記溝の積層酸化膜に第二マスク酸化膜パターンを形成するプロセスとすることを特徴とする請求項１記載の半導体装置の製造方法。