JP2023073772A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】設計自由度の制約や製造工程の煩雑化を抑制できる半導体装置の製造方法を提供する。【解決手段】透光性基板となるＳｉＣ基板１の上にフォトレジスト２を塗布したのち、フォトレジスト２を露光して現像することにより、ＳｉＣ基板１のうちのデバイス形成領域およびアライメント形成領域に開口部２ａ、２ｂを形成する。次に、フォトレジスト２をイオン注入マスクにして不純物をイオン注入することにより、開口部２ａ、２ｂを通じてデバイス形成領域に不純物層４を形成すると同時にアライメント形成領域に不純物の着色によるアライメントマーク３を形成する。そして、フォトレジスト２を除去したのち、アライメントマーク３を基準としたマスク位置合わせを行う。【選択図】図２Ｂ

Description

本発明は、アライメントマークに基づく半導体装置の製造方法に関するものである。

高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（以下、ＳｉＣという）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。

特に低損失なＳｉＣトレンチＭＯＳＦＥＴデバイスの実現に向けて、トレンチピッチの短縮など、レイアウトの微細化に関する研究が進められている。トレンチＭＯＳＦＥＴデバイスは一般的に、ｎ^＋型ソース領域、ｐ型ベース領域、ｐ^＋型コンタクト領域、トレンチゲート構造など、いくつもの構造を組み合わせて設計されおり、また、いくつもの工程を経て製造されている。そのため、レイアウトの微細化の実現のためには、それぞれの構造が平面方向で精度よく位置合わせされた状態で形成されている必要がある。

一般的に、複数の構造の位置合わせのために、アライメントマークを形成する工程をプロセスフローの前半に設けることが多い。これは、ＳｉＣ表面にエッチングにより段差形状を形成するもので、後で各構造を形成する際にフォト工程でこの段差部に生じるコントラストを読み取ることで、目的の構造を形成するためのレチクルの露光位置を精度よく合わせることができる。

ただし、このアライメントマークを形成する工程は、ＳｉＣ表面に段差を発生させてしまうため、トレンチＭＯＳＦＥＴの構造を形成する工程とは別のものである必要がある。そのため、前述のｎ^＋型ソース領域、ｐ型ベース領域、ｐ^＋型コンタクト領域、トレンチゲート構造を形成するためのレチクルとは別に、専用のレチクルを用意する必要があり、製造工程が複雑化するため、製造時間の長期化とコストの増段が課題となる。

これに対して、特許文献１に、レチクルをアライメントマーク部とイオン注入部で、それぞれ通常パターンと実効露光量を減衰させるハーフトーンパターンとを混合で作製することで、１つのレチクルで両方の機能を持たせる技術が提案されている。

この技術では、アライメントマーク部、つまり段差を作りたい部分には通常パターンを用いることで露光後にレジストを開口させる。一方、イオン注入部にはハーフトーンパターンを用いることで露光後に意図的にレジスト残膜を設ける。この状態でドライエッチングをすると、アライメントマーク部では下地削れ、つまり下地層までドライエッチングされて段差ができる。また、イオン注入部はレジスト残膜が保護膜として機能し、イオン注入部に段差を発生させずにアライメントマークを形成することができる。

特開２０１３－２１０４０号公報

しかしながら、エッチング保護膜として機能するハーフトーンパターン部でのレジスト残膜量をコントロールするために、露光量の微調整を実施する必要がある。このため、同時形成する通常パターン部の開口幅を露光量で調整することができず、設計自由度を制約してしまう。さらに、フォト工程とイオン注入工程の間にドライエッチング工程の追加が必要であり、製造工程が複雑化するため、製造時間の長期化とコストの増大が課題となる。

また、ハーフトーンパターン部のレジスト残膜について、エッチングレートの面内ばらつきの影響により、面内で局所的にエッチング後の残膜ばらつきが大きくなったり、もしくは下地削れが発生したりする可能性がある。残膜ばらつきはイオン注入プロファイルのばらつきに影響し電気特性を変動させる可能性がある。また、下地削れが発生する場合には、後工程の成膜やレジスト塗布時のムラに起因する工程不良の原因になったり、段差端部での電界集中による電気特性の変動の原因になったりする可能性がある。

本開示は、設計自由度の制約や製造工程の煩雑化を抑制できる半導体装置の製造方法を提供することを第１の目的とする。また、設計自由度の制約や製造工程の煩雑化を抑制することに加えて、イオン注入プロファイルのばらつきや下地削れを抑制できる半導体装置の製造方法を提供することを第２の目的とする。

本開示の１つの観点における可視光を透過する透光性基板（１）を用いてデバイス形成を行う半導体装置の製造方法では、
透光性基板の上にフォトレジスト（２）を塗布することと、
フォトレジストを露光して現像することにより、透光性基板のうちのデバイス形成領域およびアライメント形成領域に開口部（２ａ、２ｂ）を形成することと、
フォトレジストをイオン注入マスクにして不純物をイオン注入することにより、開口部を通じてデバイス形成領域に不純物層（４）を形成すると同時にアライメント形成領域に不純物の着色によるアライメントマーク（３）を形成することと、
アライメントマークを形成したのちにフォトレジストを除去することと、
アライメントマークを基準として用いたマスク位置合わせを行うことと、を一回以上含んでいる。

このような製造方法においては、デバイス形成領域の不純物層を形成する際のイオン注入マスクとするフォトレジストを用いて、イオン注入によってアライメントマークを形成している。つまり、従来では、段差パターンにより生じるコントラストを読み取ることでマスク位置合わせを行っているが、本製造方法では、イオン注入による着色で代用させ、イオン注入層によってアライメントマークを形成している。

このように、ハーフトーンパターンを用いることなくフォトレジストを用いたイオン注入によってアライメントマークを形成しているため、レジスト残膜量のコントロールが必要なくなり、設計自由度に制約が発生することを抑制できる。さらに、デバイス形成領域に不純物層を形成する際に同時にアライメントマークを形成できることから、フォト工程とイオン注入工程の間にドライエッチング工程の追加も必要無くなり、製造工程の煩雑化も抑制できる。さらに、イオン注入によってアライメントマークを形成することで、イオン注入プロファイルのばらつきや下地削れを抑制することも可能となる。

本開示のもう１つの観点における可視光を透過する透光性基板（１）を用いてデバイス形成を行う半導体装置の製造方法では、
透光性基板の上にマスク膜（５）を成膜することと、
マスク膜の上にフォトレジスト（２）を塗布することと、
フォトレジストを露光して現像することにより、透光性基板のうちのデバイス形成領域およびアライメント形成領域に開口部（２ａ、２ｂ）を形成することと、
フォトレジストをエッチングマスクとして、開口部を通じてマスク膜をエッチングし、マスク膜のうちのデバイス形成領域およびアライメント形成領域に開口部（５ａ、５ｂ）を形成することと、
フォトレジストを除去したのち、マスク膜をイオン注入マスクにして不純物をイオン注入することにより、開口部を通じてデバイス形成領域に不純物層（４）を形成すると同時にアライメント形成領域に不純物の着色によるアライメントマーク（３）を形成することと、
アライメントマークを形成したのちにマスク膜を除去することと、
アライメントマークを基準として用いてデバイス形成を行うことと、を一回以上含んでいる。

このような製造方法では、デバイス形成領域の不純物層を形成する際のイオン注入マスクとするマスク膜をイオン注入マスクとしてイオン注入を行うことでアライメントマークを形成している。このように、ハーフトーンパターンを用いることなくイオン注入によってアライメントマークを形成しているため、レジスト残膜量のコントロールが必要なくなり、設計自由度の制約を抑制できる。さらに、デバイス形成領域に不純物層を形成する際に同時にアライメントマークを形成できることから、製造工程の煩雑化も抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の製造方法のうちのアライメントマークの形成工程の詳細を主に示したプロセスフローである。 図１に示すプロセスフローに示した工程中の様子を示した断面図である。 図２Ａに続く図１に示すプロセスフローに示した工程中の様子を示した断面図である。 図２Ｂに続く図１に示すプロセスフローに示した工程中の様子を示した断面図である。 比較例として示す従来のアライメントマークの形成工程中の様子を示した断面図である。 比較例として示す従来のアライメントマークの検出時の様子を示した断面図である。 第２実施形態にかかる半導体装置の製造方法のうちのアライメントマークの形成工程の詳細を主に示したプロセスフローである。 図４に示すプロセスフローに示した工程中の様子を示した断面図である。 図５Ａに続く図４に示すプロセスフローに示した工程中の様子を示した断面図である。 図５Ｂに続く図４に示すプロセスフローに示した工程中の様子を示した断面図である。 図５Ｃに続く図４に示すプロセスフローに示した工程中の様子を示した断面図である。 第３実施形態で説明する半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体基板に対してアライメントマークを形成し、このアライメントマークを基準としてデバイス形成を行う場合の半導体装置の製造方法について説明する。アライメントマークの形成工程は、半導体装置の製造方法の一工程として行われるが、アライメントマークを基準したデバイス形成の各工程については、公知になっている様々な手法を適用できる。このため、本実施形態では、図１および図２Ａ～図２Ｃを参照しつつ、アライメントマークの形成工程を主に説明する。

図１は、半導体装置の製造方法のうちのアライメントマークの形成工程の詳細を主に示したプロセスフローである。また、図２Ａ～図２Ｃは、図１に示すプロセスフローに示した工程中の様子を示した断面図である。

アライメントマークは、半導体基板のうちのアライメント形成領域に形成される。アライメント形成領域は、典型的には、半導体素子が形成されてチップとして取り出されるデバイス形成領域とは異なる領域、例えばウェハ状の半導体基板のうちのチップ領域の周囲に位置する外周領域や各チップに切断する際のダイシング領域に配置される。図２Ａ～図２Ｃのうちの紙面左側はアライメント形成領域の様子、紙面右側はデバイス形成領域の様子を示している。

まず、図２Ａに示すように、半導体基板としてＳｉＣ基板１を用意する。ＳｉＣ基板１は、可視光を透過する透光性基板である。ＳｉＣ基板１内にドープされた不純物の種類や濃度によってＳｉＣ基板１の着色の仕方が異なる場合があるが、可視光を透過すれば、ＳｉＣ基板１が無色透明と有色透明のいずれであっても構わない。ＳｉＣ基板１は、ＳｉＣインゴットを切り出したバルク基板でも良いし、バルク基板に対してＳｉＣ層をエピタキシャル成長させたエピ基板であっても良い。

そして、図１に示すフォトレジスト塗布工程を行うことでＳｉＣ基板１の表面にフォトレジスト２を塗布したのち、露光・現像工程を行うことでフォトレジスト２をパターニングする。このとき、アライメント形成領域とデバイス形成領域の両方について同時にフォトレジスト２に開口部２ａ、２ｂが形成されるようにしている。

続いて、図１に示すイオン注入工程として、図２Ｂに示すようにフォトレジスト２をイオン注入マスクとして用いて不純物をイオン注入する。注入するイオン種については任意であるが、ここではｐ型不純物となるＢ（ボロン）を用いており、例えば深さ０．２～０．５μｍ、不純物濃度が３．０×１０^１８ｃｍ^－３となるようにイオン注入の加速エネルギーやドーズ量を設定している。

これにより、開口部２ａ、２ｂを通じて不純物がＳｉＣ基板１の表層部にドープされ、アライメント形成領域にアライメントマーク３が形成されると共に、デバイス形成領域に例えば半導体素子の一部を構成する不純物層４が形成される。このとき、フォトレジスト２をイオン注入マスクとしてアライメントマーク３と不純物層４を同時に形成していることから、これらは位置ずれなく形成される。また、イオン注入が行われた領域では、ドープされた不純物の種類や濃度によってＳｉＣ基板１が局所的に着色される。ＳｉＣ基板１のうちイオン注入が行われる表層部がｎ型であった場合には、表層部に含まれているｎ型不純物と異なるｐ型不純物が注入されることによってその領域の色が変化する。また、ＳｉＣ基板１のうちイオン注入が行われる表層部がｐ型であった場合には、他の領域と比較してその領域の不純物濃度が濃くなることによってその領域の色が変化する。そして、ＳｉＣ基板１が局所的に着色されることで光の透過率が低下することから、これをアライメントマーク３として用いることが可能となる。

このように、ＳｉＣ基板１のうちのアライメント形成領域にイオン注入層を形成することで、着色部にて構成されるアライメントマーク３を形成することができる。なお、アライメントマーク３の形成深さや厚みについては、例えばアライメントマーク３を基準としたマスク合わせを行う際に、露光装置として用いられるステッパでアライメントマーク３を読み取れ、アライメント認識を行うことができれば任意に設定してよい。また、アライメントマーク３のパターン形状についても任意であるが、使用するステッパの製造メーカが推奨しているパターン形状とすると好ましい。例えば、一方向を長手方向とするライン状のドットが複数並列に並べられることでアライメントマーク３を形成することができる。

続いて、図１のフォトレジスト剥離工程として、ＳＰＭ（sulfuric acid-hydrogen peroxide mixture cleaning）洗浄もしくはアッシングを行うことにより、フォトレジスト２を剥離させて除去する。これにより、図２Ｃに示すようにＳｉＣ基板１の表面が露出し、イオン注入部とその周囲のイオン注入が行われていない部分との色の変化に基づいて、ＳｉＣ基板１の表面からアライメントマーク３を確認することが可能になる。

この後は、半導体装置の製造方法として、デバイス形成のための各種工程を行うことになるが、図１のアライメントマーク検出工程を行ってマスク位置合わせを行うことで、精度良いマスク位置合わせを行うことが可能となる。つまり、着色に基づいてアライメントマーク３を視認可能で、ステッパによって認識することが可能であるため、アライメントマーク３を基準として精度良くマスク位置合わせを行うことができる。このため、不純物層を形成するためのイオン注入マスクや、ＳｉＣ基板１に対してトレンチを形成するためのトレンチ形成マスクを形成する際に、マスクパターンを精度良く形成することができ、不純物層やトレンチの形成位置ずれを抑制することができる。

以上説明したように、本実施形態の半導体装置の製造方法においては、アライメント形成工程として、デバイス形成領域の不純物層４を形成する際のイオン注入マスクとするフォトレジスト２を用いて、イオン注入によってアライメントマーク３を形成している。つまり、従来では、段差パターンにより生じるコントラストをステッパで読み取ることでマスク位置合わせを行っているが、本実施形態では、イオン注入による着色で代用させ、イオン注入層によってアライメントマーク３を形成している。

従来では、図３Ａに示すように、ＳｉＣ基板Ｊ１の上に酸化膜Ｊ２を成膜したのち、図示しないフォトレジストをマスクとしたエッチングにより酸化膜Ｊ２に開口部Ｊ２ａを形成している。そして、フォトレジストを除去したのち、酸化膜Ｊ２をエッチングマスクとしてＳｉＣ基板Ｊ１をエッチングしている。このようにして、ＳｉＣ基板Ｊ１の表面に段差パターンを構成する凹部Ｊ３を形成している。このため、図３Ｂに示すように、この後のマスク合わせ等の際に、凹部Ｊ３が構成する段差パターンにより生じるコントラストをステッパで読み取ることでアライメントマークを認識することになる。このように凹部Ｊ３にてアライメントマークを構成する場合に、デバイス形成領域に凹部Ｊ３が形成されないようにする必要があり、特許文献１ではハーフトーンパターンを使用してアライメント形成領域にのみ凹部Ｊ３が形成されるようにしている。しかしながら、エッチング保護膜として機能するハーフトーンパターン部でのレジスト残膜量をコントロールするために、露光量の微調整を実施する必要がある。このため、同時形成する通常パターン部の開口幅を露光量で調整することができず、設計自由度を制約してしまう。さらに、フォト工程とイオン注入工程の間にドライエッチング工程の追加が必要であり、製造工程が複雑化する。

これに対して、本実施形態では、ハーフトーンパターンを用いることなくフォトレジスト２を用いたイオン注入によってアライメントマーク３を形成している。このため、レジスト残膜量のコントロールも必要なくなり、設計自由度に制約が発生することを抑制できる。さらに、デバイス形成領域に不純物層４を形成する際に同時にアライメントマーク３を形成できることから、フォト工程とイオン注入工程の間にドライエッチング工程の追加も必要無くなり、製造工程の煩雑化も抑制できる。

さらに、本実施形態のように、イオン注入によってアライメントマーク３を形成することで、イオン注入プロファイルのばらつきや下地削れ、本実施形態の場合であればＳｉＣ基板１の表面が削れることを抑制することができる。

特許文献１のように、ハーフトーンパターンを用いることで露光後に意図的にレジスト残膜を設ける場合、エッチングレートの面内ばらつきの影響により、面内で局所的にエッチング後の残膜ばらつきが大きくなったり、下地削れが発生し得る。

これに対して、イオン注入によってアライメントマーク３を形成する場合、ハーフトーンパターンのようにレジスト残膜を設ける必要がないため、残膜ばらつきが発生しないし、エッチングを行わないため下地削れも発生しないようにできる。

したがって、設計自由度の制約や製造工程の煩雑化のイオン注入マスクのプロファイルのばらつきや下地削れを抑制できると共に、設計自由度の制約や製造工程の煩雑化を抑制できる半導体装置の製造法補を提供することが可能となる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してイオン注入マスクを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

上記第１実施形態では、フォトレジスト２をイオン注入マスクとして用いたが、本実施形態では酸化膜をイオン注入マスクとなるマスク膜として用いる場合のアライメント形成工程について、図４および図５Ａ～図５Ｄを参照しつつ説明する。

図４は、半導体装置の製造方法のうちのアライメントマークの形成工程の詳細を主に示したプロセスフローである。また、図５Ａ～図５Ｄは、図４に示すプロセスフローに示した工程中の様子を示した断面図である。

まず、図５Ａに示すように、半導体基板としてＳｉＣ基板１を用意する。そして、図４に示す酸化膜成膜工程としてＳｉＣ基板１の表面に酸化膜５を形成したのち、フォトレジスト塗布工程および露光・現像工程を経て、フォトレジスト２をエッチングマスクとしたエッチング工程として、酸化膜ドライエッチング工程を行って酸化膜５に開口部５ａ、５ｂを形成する。酸化膜５の膜厚については任意であり、イオン注入マスクとして用いることが出来る厚み以上であれば良い。フォトレジスト塗布工程および露光・現像工程については第１実施形態と同様の手法により行えば良い。

ここで、酸化膜ドライエッチング工程の際に、開口部５ａ、５ｂが酸化膜５を貫通しないように、開口部５ａ、５ｂの底部に薄い残膜５ｃを残すようにしている。例えば、酸化膜５をドライエッチングする際のエッチング時間を調整することで残膜５ｃを残すことができる。酸化膜５をドライエッチングする場合、エッチングレートの面内ばらつきによって、残膜５ｃの膜厚ばらつきが例えば最大５０ｎｍ程度発生する。これに基づき、最もエッチングレートが高い場合に膜厚が１０ｎｍとなることを見込んで残膜５ｃを残すようにすれば、膜厚が最も薄ければ１０ｎｍ、最も厚ければ６０ｎｍとなる。

このように、開口部５ａ、５ｂの底部に薄い残膜５ｃが残るようにすれば、ＳｉＣ基板１の表面がエッチングされないようにでき、下地削れを抑制することができる。勿論、エッチング条件に応じてＳｉＣ基板１の表面のエッチング量が変わるため、下地削れが許容できる程度となるエッチング条件とすれば、残膜５ｃが残っていなくても良い。

続いて、図４のフォトレジスト剥離工程としてＳＰＭ洗浄もしくはアッシングを行うことにより、フォトレジスト２を剥離させて除去する。これにより、図５Ｂに示すようにＳｉＣ基板１の表面に開口部５ａ、５ｂが形成された酸化膜５のみが残った状態になる。その後、図４に示すイオン注入工程として、図５Ｃに示すように酸化膜５をイオン注入マスクとして用いて不純物をイオン注入する。上記のように、開口部５ａ、５ｂの底部に薄い残膜５ｃを残しているため、これをスルー膜としてイオン注入を行う。注入するイオン種については任意であるが、ここではｐ型不純物となるＡｌ（アルミニウム）を用いており、例えば深さ０．４～０．６μｍ、不純物濃度が２．０×１０^１８ｃｍ^－３となるようにイオン注入の加速エネルギーやドーズ量を設定している。

これにより、開口部５ａ、５ｂを通じて残膜５ｃの下方に不純物がＳｉＣ基板１の表層部にドープされる。そして、第１実施形態と同様、アライメント形成領域にアライメントマーク３が形成されると共に、デバイス形成領域に例えば半導体素子の一部を構成する不純物層４が形成される。

さらに、図４の酸化膜剥離工程として、例えばＨＦ（フッ化水素）洗浄を行うことにより、酸化膜５を剥離させて除去する。これにより、図５Ｄに示すようにＳｉＣ基板１の表面が露出し、イオン注入部とその周囲のイオン注入が行われていない部分との色の変化に基づいて、ＳｉＣ基板１の表面からアライメントマーク３を確認することが可能になる。

この後は、半導体装置の製造方法として、デバイス形成のための各種工程を行うことになるが、図１のアライメントマーク検出工程を行ってマスク位置合わせを行うことで、精度良いマスク位置合わせを行うことが可能となる。このため、不純物層を形成するためのイオン注入マスクや、ＳｉＣ基板１に対してトレンチを形成するためのトレンチ形成マスクを形成する際に、マスクパターンを精度良く形成することができ、不純物層やトレンチの形成位置ずれを抑制することができる。

以上説明したように、本実施形態の半導体装置の製造方法においては、酸化膜５をイオン注入マスクとしてイオン注入を行うことでアライメントマーク３を形成している。このように、ハーフトーンパターンを用いることなくイオン注入によってアライメントマーク３を形成しているため、レジスト残膜量のコントロールが必要なくなり、設計自由度の制約を抑制できる。さらに、デバイス形成領域に不純物層４を形成する際に同時にアライメントマーク３を形成できることから、製造工程の煩雑化も抑制できる。

なお、酸化膜５に残膜５ｃを残す場合、酸化膜ドライエッチングにおける酸化膜残膜量のコントロールが必要になる。しかしながら、従来のようにフォトレジストをマスクとしてアライメント形成領域にアライメントマークとなる段差パターンを形成する場合、アライメント形成領域ではレジストを完全に除去しつつ、デバイス形成領域についてレジスト残膜を適度に残す必要がある。ハーフトーンパターンを用いてレジスト残膜を適度に残すことは難しく、設計自由度の制約が大きくなる。これに対して、酸化膜５に残膜５ｃを残す場合、アライメント形成領域とデバイス形成領域の両方で酸化膜５に残膜５ｃを残せば良いため、露光量の微調整などを必要としなくても制御性良く残膜５ｃを残すことができる。したがって、ハーフトーンパターンを用いる場合と比べて、設計自由度に制約が発生することを抑制できる。

また、酸化膜５の開口部５ａ、５ｂの底部に残膜５ｃを残す場合、ＳｉＣ基板１を露出させないため、ＳｉＣ基板１の表面がエッチングされないようにでき、下地削れを抑制できる。さらに、仮に残膜５ｃを残さない場合でも、ＳｉＣ基板１の表面にアライメントマーク用の大きな段差パターンを形成するわけでは無いため、下地削れは少なく、概ね許容できる程度の下地削れにできる。したがって、下地削れの影響で、後工程の成膜やレジスト塗布時のムラに起因する工程不良を発生させたり、段差端部での電界集中による電気特性の変動を生じさせたりすることを抑制できる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に示した製造方法が適用される半導体装置の一例とその適用例を上げたものであり、アライメントマーク３の形成工程については、第１、第２実施形態と同様である。

図６に示す本実施形態の半導体装置は、スイッチング素子としてトレンチゲート構造のＭＯＳＦＥＴが形成されたものである。半導体装置を構成するチップには、ＭＯＳＦＥＴが形成されるセル領域とその周辺に形成される外周耐圧領域とが備えられるが、これらの領域が上記したデバイス形成領域に相当する。図６は、セル領域におけるＭＯＳＦＥＴの１セル分の断面構成を示している。

図６に示すように、半導体装置は、ＳｉＣで構成されたｎ^＋型基板１０１を用いて形成されており、ｎ^＋型基板１０１の主表面上に縦型ＭＯＳＦＥＴを構成する各部が形成されている。

具体的には、ｎ^＋型基板１０１の主表面上には、ｎ^＋型基板１０１よりも低不純物濃度のｎ^－型低濃度層１０２がエピタキシャル成長させられている。ｎ^－型低濃度層１０２の表層部におけるｎ^＋型基板１０１から離れた位置に、所定間隔でｐ型ディープ層１０３が形成されている。さらに、ｎ^－型低濃度層１０２およびｐ型ディープ層１０３の上には、ｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の上には、ｎ^＋型ソース領域１０５およびｐ^＋型コンタクト領域１０６が形成されている。ｎ^＋型ソース領域１０５は、ｎ^－型低濃度層１０２のうちｐ型ディープ層１０３が形成されていない領域と対応する部分の上に形成されており、ｐ^＋型コンタクト領域１０６は、ｐ型ディープ層１０３と対応する部分の上に形成されている。

これらｎ^＋型基板１０１、ｎ^－型低濃度層１０２、ｐ型ディープ層１０３、ｐ型ベース領域１０４、ｎ^＋型ソース領域１０５およびｐ^＋型コンタクト領域１０６がＳｉＣで構成された部分として、ＳｉＣの表層部にゲートトレンチ１０７が形成されている。具体的には、ｎ^＋型ソース領域１０５およびｐ型ベース領域１０４を貫通してｎ^－型低濃度層１０２に達するゲートトレンチ１０７が形成されている。このゲートトレンチ１０７の側面と接するように上述したｐ型ベース領域１０４およびｎ^＋型ソース領域１０５が配置されている。ゲートトレンチ１０７は、図６の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図６には１本しか示していないが、ゲートトレンチ１０７は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層１０３の間に挟まれるように配置されていてストライプ状とされている。

また、ｐ型ベース領域１０４のうちゲートトレンチ１０７の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域１０５とｎ^－型低濃度層１０２との間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０７の内壁面にゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１０９が形成されており、これらゲート絶縁膜１０８およびゲート電極１０９がゲートトレンチ１０７内に埋め込まれている。このため、ゲート電極１０９もゲートトレンチ１０７の長手方向と同じ一方向を長手方向として延設されている。そして、このような構造により、トレンチゲート構造が構成されている。

また、図６に示すように、ｎ^＋型ソース領域１０５、ｐ^＋型コンタクト領域１０６、ゲート引出部１０９ａを含むゲート電極１０９の表面には、層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０の上に導体パターンとして、表面電極に相当するソース電極１１１や図示しないゲート配線層が形成されている。また、層間絶縁膜１１０にはコンタクトホール１１０ａが形成されている。これにより、ソース電極１１１がコンタクトホール１１０ａを通じてｎ^＋型ソース領域１０５やｐ^＋型コンタクト領域１０６と電気的に接触されている。

また、ｎ^＋型基板１０１の裏面側、つまりソース電極１１１が形成された側と反対側の一面にはｎ^＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。

このように構成された縦型ＭＯＳＦＥＴを有する半導体装置では、例えばｎ^＋型基板１０１の上にｎ^－型低濃度層１０２をエピタキシャル成長させたエピ基板をＳｉＣ基板として、ｎ^－型低濃度層１０２の表層部にｐ型ディープ層１０３をイオン注入により形成する。この際に、第１実施形態に示したフォトレジスト２や第２実施形態に示した酸化膜５をイオン注入マスクとして、ＳｉＣ基板におけるデバイス形成領域となるセル領域にｐ型ディープ層１０３を形成すると共に、アライメント形成領域にアライメントマーク３を形成する。

このように、本実施形態で示したような縦型ＭＯＳＦＥＴの場合であれば、例えばｐ型ディープ層１０３の形成時に、アライメントマーク３を同時に形成することができる。この際にも、ハーフトーンパターンを用いることなくイオン注入によってアライメントマーク３を形成しているため、レジスト残膜量のコントロールも必要なくなり、設計自由度に制約が発生することを抑制できるなど、第１、第２実施形態と同様の効果が得られる。

さらに、アライメントマーク３の形成工程を複数回行うことも可能である。本実施形態の構造の縦型ＭＯＳＦＥＴの場合、ｐ型ディープ層１０３の形成後、つまりアライメントマーク３の形成後に、その上にｐ型ベース領域１０４をエピタキシャル成長させて形成している。このようなエピタキシャル膜でアライメントマーク３が覆われてしまう場合でも、ｐ型ディープ層１０３と同時に形成した１つ目のアライメントマーク３を基準としてイオン注入マスクを形成し、ｎ^＋型ソース領域１０５やｐ^＋型コンタクト領域１０６を形成することもできる。

しかしながら、ｎ^＋型ソース領域１０５を形成する際にマスク位置ずれが発生し、さらにｐ^＋型コンタクト領域１０６を形成する際にもマスク位置ずれが発生する。このため、最大で、ｎ^＋型ソース領域１０５とｐ^＋型コンタクト領域１０６の形成位置が、それぞれのマスク位置ずれの最大ずれ量の合計値分ずれ得る。ｎ^＋型ソース領域１０５とｐ^＋型コンタクト領域１０６の形成位置については高い精度が求められる。したがって、少しでも精度良く形成するために、以下の工程を行うようにすると好ましい。

すなわち、まずｐ型ベース領域１０４に対してｎ^＋型ソース領域１０５とｐ^＋型コンタクト領域１０６の一方を形成する際のイオン注入時に、同時に２つ目のアライメントマーク３を形成する。そして、他方を形成する際のイオン注入時には、２つ目のアライメントマーク３を基準としてイオン注入マスクを形成する。このようにすれば、マスク位置ずれを１つ分に減少させられ、ｎ^＋型ソース領域１０５とｐ^＋型コンタクト領域１０６の形成位置を精度良く形成できる。

このように、下層に形成した１つ目のアライメントマーク３を覆うようにエピタキシャル膜を形成しつつ、そのエピタキシャル膜に対して不純物層４を形成するような場合に、２つ目のアライメントマーク３をエピタキシャル膜に形成すると良い。そして、２つ目のアライメントマーク３を用いることによっても、第１、第２実施形態と同様の効果を得ることができる。

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記実施形態では、可視光を透過する半導体材料で構成された透光性基板として、ＳｉＣを例に挙げたが、他の半導体材料で透光性基板が構成されていても良い。例えば、ＧａＮ（窒化ガリウム）、Ｇａ_２Ｏ_３（酸化ガリウム）、ダイヤモンドなどの半導体材料によって透光性基板を構成することができる。特に、ＳｉＣなどのようにバンドギャップが２ｅＶ以上となるワイドバンドギャップ半導体基板などにデバイスを形成する場合に本開示を適用すると好ましい。

また、上記実施形態では、不純物層４を形成するためのイオン種としてＢやＡｌを例に挙げたが、Ｎ（窒素）やＰ（リン）などの他のイオン種を用いても良い。

つまり、可視光を透過する透光性基板に対してデバイス形成を行う場合に、デバイス形成領域における不純物層４の形成に用いるイオン注入マスクを用いて、同時にアライメント形成領域にアライメントマーク３を形成するのであれば、透光性基板の材質やイオン種の種類については問わない。

また、上記第１、第２実施形態では、アライメントマーク３を１つ形成する場合について、第３実施形態では、１つ目のアライメントマーク３に加えて好ましくは２つ目のアライメントマーク３を形成する場合について、それぞれ説明した。しかしながら、アライメントマーク３の数についても任意である。例えば、１つ目のアライメントマーク３を形成した透光性基板の上にＳｉＣのエピタキシャル膜のような透光性膜を形成した場合、その透光性膜に不純物層４をイオン注入によって形成する際に同時に２つ目のアライメントマーク３を形成することができる。すなわち、透光性膜の上にフォトレジスト２を再度塗布したのち、デバイス形成領域とアライメント形成領域に開口部２ａ、２ｂを形成し、フォトレジスト２をイオン注入マスクとして不純物をイオン注入することでアライメントマーク３と不純物層４を形成する。さらに、２つ目のアライメントマーク３を形成した透光性膜の上にＳｉＣのエピタキシャル膜のような透光性膜を形成した場合に、その透光性膜に不純物層４をイオン注入によって形成する際に同時に３つ目のアライメントマーク３を形成することができる。そして、３つ目のアライメントマーク３を形成した透光性膜の上にさらに透光性膜を形成する場合には、４つ目以上のアライメントマーク３を形成することができる。

また、上記第３実施形態では、縦型ＭＯＳＦＥＴが備えられる半導体装置を例に挙げているが、他のスイッチング素子、例えば縦型ＩＧＢＴやＪＢＳ（ジャンクションバリアショットキーダイオード）などであっても良い。また、複数種類の素子を組み合わせて備えた半導体装置であっても良い。また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、トレンチゲート構造の素子に限らず、プレーナ型の素子であっても良い。なお、ＩＧＢＴは、上記第３実施形態に対してｎ^＋型基板１０１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

さらに、上記各実施形態では、ＢやＡｌを不純物としてイオン注入する場合のドーズ量の一例を挙げたが、これに限らない。例えば、少なくともイオン注入する不純物のドーズ量を１×１０^１５ｃｍ^－２以上とすれば、透光性基板の元々の不純物濃度に対して差がでて、イオン注入層を視認できるようになり、アライメントマーク３として用いることが可能となる。また、第２実施形態では、マスク膜として酸化膜を用いる場合を例に挙げて説明したが、酸化膜に限らず、例えばメタル膜などの他の材料で構成されるマスク膜を用いても良い。

１…ＳｉＣ基板、２…フォトレジスト、２ａ、２ｂ…開口部、３…アライメントマーク、４…不純物層、５…酸化膜、５ａ、５ｂ…開口部、５ｃ…残膜

Claims (6)

1. 可視光を透過する透光性基板（１）を用いてデバイス形成を行う半導体装置の製造方法であって、
   前記透光性基板の上にフォトレジスト（２）を塗布することと、
   前記フォトレジストを露光して現像することにより、前記透光性基板のうちのデバイス形成領域およびアライメント形成領域に開口部（２ａ、２ｂ）を形成することと、
   前記フォトレジストをイオン注入マスクにして不純物をイオン注入することにより、前記開口部を通じて前記デバイス形成領域に不純物層（４）を形成すると同時に前記アライメント形成領域に注入された不純物の着色によるアライメントマーク（３）を形成することと、
   前記アライメントマークを形成したのちに前記フォトレジストを除去することと、
   前記アライメントマークを基準として用いたマスク位置合わせを行うことと、
   を一回以上含む、半導体装置の製造方法。
2. 前記アライメントマークを形成した後の前記透光性基板の上に透光性膜（１０４）を形成することと、
   前記透光性膜の上にフォトレジスト（２）を再度塗布することと、
   前記フォトレジストを露光して現像することにより、前記透光性膜のうちの前記デバイス形成領域および前記アライメント形成領域に開口部（２ａ、２ｂ）を再度形成することと、
   前記フォトレジストをイオン注入マスクにして不純物をイオン注入することにより、前記開口部を通じて、前記デバイス形成領域に不純物層（１０５）を形成すると同時に前記アライメント形成領域に不純物の着色によるアライメントマーク（３）を再度形成することと、を含み、
   前記透光性膜を形成すること、前記フォトレジストを再度塗布すること、前記開口部を再度形成すること、前記アライメントマークを再度形成することを少なくとも１回行う、請求項１に記載の半導体装置の製造方法。
3. 可視光を透過する透光性基板（１）を用いてデバイス形成を行う半導体装置の製造方法であって、
   前記透光性基板の上にマスク膜（５）を成膜することと、
   前記マスク膜の上にフォトレジスト（２）を塗布することと、
   前記フォトレジストを露光して現像することにより、前記透光性基板のうちのデバイス形成領域およびアライメント形成領域に開口部（２ａ、２ｂ）を形成することと、
   前記フォトレジストをエッチングマスクとして、前記開口部を通じて前記マスク膜をエッチングし、前記マスク膜のうちの前記デバイス形成領域および前記アライメント形成領域に開口部（５ａ、５ｂ）を形成することと、
   前記フォトレジストを除去したのち、前記マスク膜をイオン注入マスクにして不純物をイオン注入することにより、前記開口部を通じて前記デバイス形成領域に不純物層（４）を形成すると同時に前記アライメント形成領域に注入された不純物の着色によるアライメントマーク（３）を形成することと、
   前記アライメントマークを形成したのちに前記マスク膜を除去することと、
   前記アライメントマークを基準として用いてデバイス形成を行うことと、
   を一回以上含む、半導体装置の製造方法。
4. 前記マスク膜に前記開口部を形成することでは、
   前記マスク膜の一部のみをエッチングすることにより前記開口部の底部に残膜（５ｃ）が残るようにし、
   前記不純物層を形成すると同時に前記アライメントマークを形成することでは、
   前記残膜が残った前記マスク膜をイオン注入マスクにして前記不純物をイオン注入することによって、前記残膜の下方における前記透光性基板の内部に前記不純物層を形成すると同時に前記アライメントマークを形成する、請求項３に記載の半導体装置の製造方法。
5. 前記不純物層を形成すると同時に前記アライメントマークを形成することでは、前記イオン注入のドーズ量を１×１０^１５ｃｍ^－２以上とする、請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
6. 前記透光性基板は、バンドギャップが２ｅＶ以上となるワイドバンドギャップ半導体基板である、請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。

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