DE102012222786A1 - Verfahren zur fertigung einer halbleitervorrichtung - Google Patents

Verfahren zur fertigung einer halbleitervorrichtung Download PDF

Info

Publication number
DE102012222786A1
DE102012222786A1 DE102012222786A DE102012222786A DE102012222786A1 DE 102012222786 A1 DE102012222786 A1 DE 102012222786A1 DE 102012222786 A DE102012222786 A DE 102012222786A DE 102012222786 A DE102012222786 A DE 102012222786A DE 102012222786 A1 DE102012222786 A1 DE 102012222786A1
Authority
DE
Germany
Prior art keywords
layer
front surface
semiconductor substrate
insulating layer
polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102012222786A
Other languages
English (en)
Other versions
DE102012222786B4 (de
Inventor
Kouji Eguchi
Youhei Oda
Shinichi Adachi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE102012222786A1 publication Critical patent/DE102012222786A1/de
Application granted granted Critical
Publication of DE102012222786B4 publication Critical patent/DE102012222786B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Es wird ein Verfahren zur Fertigung einer Halbleitervorrichtung bereitgestellt, bei dem eine Isolierschicht (6) auf einer Frontoberfläche (3a) eines Halbleitersubstrats (3) gebildet wird. Gräben (8) werden unter Verwendung der Isolierschicht (6) als Maske derart im Substrat (3) gebildet, dass ein erster Abschnitt (6a) der Isolierschicht (6) auf der Frontoberfläche (3a) zwischen den Gräben (8) angeordnet ist und ein zweiter Abschnitt (6b) der Isolierschicht (6) auf der Frontoberfläche (3a) an einer Position nicht zwischen den Gräben (8) angeordnet ist. Der gesamte erste Abschnitt (6a) wird entfernt, und der zweite Abschnitt (6b) um eine Öffnung jedes Grabens (8) herum wird entfernt. Die Gräben (8) werden mit einer Epitaxialschicht (9) gefüllt, durch epitaktisches Aufwachsen der Epitaxialschicht (9) auf der Seite der Frontoberfläche (3a). Die Seite der Frontoberfläche (3a) wird unter Verwendung des verbleibenden zweiten Abschnitts (6b) als Polierstoppschicht poliert.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Fertigung von Halbleitervorrichtungen, insbesondere einer Halbleitervorrichtung mit einer Super-Junction-Struktur, unter Verwendung einer Isolierschicht auf einer Oberfläche eines Halbleitersubstrats als eine Polierstoppschicht.
  • Bekannt ist, dass eine Halbleitervorrichtung mit einer Super-Junction-Struktur einen niedrigen Durchlasswiderstand und eine hohe Durchbruchspannung aufweist. Bei der Super-Junction-Struktur sind ein p-leitender und ein n-leitender Bereich in einem n+-leitenden Substrat gebildet und abwechselnd in einer Oberflächenrichtung des Substrats angeordnet. Die JP 2010-118536 A offenbart ein Verfahren zur Fertigung einer Halbleitervorrichtung mit solch einer Super-Junction-Struktur zur Verringerung einer Änderung in der Durchbruchspannung.
  • Die JP 2010-118536 A offenbart das folgende Verfahren. Zunächst wird ein Halbleitersubstrat (d. h. ein Halbleiterwafer) vorbereitet. Das Halbleitersubstrat weist ein n+-leitendes Substrat und eine n–-leitende Halbleiterschicht, die durch epitaktisches Aufwachsen auf dem Substrat gebildet wird, auf. Das Halbleitersubstrat weist mehrere Chipbereiche auf, die entlang einer Ritzlinie unterteilt sind. Anschließend wird eine erste Oxidschicht als eine Isolierschicht auf einer Hauptoberfläche des Halbleitersubstrats gebildet. Anschließend erfolgt eine Musterung der ersten Oxidschicht derart, dass die erste Oxidschicht einzig auf der Ritzlinie zurückbleiben kann. Anschließend wird eine zweite Oxidschicht als eine Isolierschicht derart auf der Hauptoberfläche des Halbleitersubstrats gebildet, dass die erste Oxidschicht auf der Ritzlinie mit der zweiten Oxidschicht bedeckt werden kann. Folglich ist die Dicke der Oxidschicht (d. h. die Gesamtdicke der ersten Oxidschicht und der zweiten Oxidschicht) auf der Hauptoberfläche des Halbleitersubstrats auf der Ritzlinie am größten.
  • Anschließend erfolgt eine Musterung der zweiten Oxidschicht. Hierauf folgend werden Gräben im Halbleitersubstrat in einem Streifenmuster unter Verwendung der zweiten Oxidschicht als Maske gebildet. Anschließend erfolgt ein Nassätzen unter Verwendung von Fluorwasserstoffsäure derart, dass die zweite Oxidschicht entfernt werden kann, ohne die erste Oxidschicht zu entfernen. Dies führt dazu, dass die Oxidschicht (d. h. die erste Oxidschicht) nur auf der Ritzlinie zurückbleibt. Wenn die Oxidschicht nahe einer Öffnung des Grabens zurückbleibt, ist es schwierig, den Graben in einem späteren Prozess mit einer Epitaxialschicht zu füllen, und ist es ferner wahrscheinlich, dass ein Defekt in der Epitaxialschicht auftritt.
  • Anschließend wird eine p-leitende Epitaxialschicht durch epitaktisches Aufwachsen derart auf der Seite der Hauptoberfläche des Halbleitersubstrats gebildet, dass die Gräben mit der Epitaxialschicht gefüllt werden können. Dies führt dazu, dass ein p-leitender Bereich (d. h. eine Epitaxialschicht im Graben) und ein n-leitender Bereich (d. h. ein Abschnitt des Halbleitersubstrats, der zwischen benachbarten Gräben angeordnet ist) abwechselnd in einer Oberflächenrichtung des Halbleitersubstrats angeordnet werden. Auf diese Weise wird eine Super-Junction-Struktur gebildet.
  • Anschließend wird die Epitaxialschicht auf der Seite der Hauptoberfläche des Halbleitersubstrats poliert und planarisiert, indem ein chemisch-mechanisches Polieren (CME bzw. chemical mechanical polishing) oder dergleichen angewandt wird. Bei diesem Planarisierungsprozess wird die erste Oxidschicht als eine Polierstoppschicht verwendet, um eine Neigung der polierten Oberfläche bezüglich der Hauptoberfläche des Halbleitersubstrats zu verringern. Folglich kann der Abstand von der polierten Oberfläche zum Boden des Grabens (d. h. die Dicke der Epitaxialschicht) konstant ausgebildet werden. Dementsprechend kann dann, wenn das Halbleitersubstrat in einem späteren Prozess entlang der Ritzlinie vereinzelt wird, jeder Chip (d. h. jede Halbleitervorrichtung) nahezu die gleiche Durchbruchspannung aufweisen.
  • Anschließend wird, nachdem die erste Oxidschicht und die Epitaxialschicht auf der Hauptoberfläche unter Verwendung von Fluorwasserstoffsäure entfernt wurden, eine vorbestimmte Dicke der Hauptoberfläche wegpoliert. Anschließend wird erneut eine p-leitende Epitaxialschicht auf der Hauptoberfläche des Halbleitersubstrats gebildet. Hierauf folgend wird ein gewöhnlicher Halbleiterfertigungsprozess auf jeden Chipbereich angewandt. Schließlich wird das Halbleitersubstrat entlang der Ritzlinie in die Chips vereinzelt. Auf diese Weise wird die Halbleitervorrichtung mit der Super-Junction-Struktur gefertigt.
  • Bei dem vorstehend beschriebenen herkömmlichen Fertigungsverfahren werden die erste Oxidschicht, die bei dem Planarisierungsprozess als Polierstoppschicht verwendet wird, und die zweite Oxidschicht, die als Maske zum Bilden des Grabens verwendet wird, in verschiedenen Fertigungsprozessen gebildet.
  • Es ist folglich Aufgabe der vorliegenden Erfindung, ein Verfahren zur Fertigung einer Halbleitervorrichtung bereitzustellen, das ohne einen Fertigungsprozess auskommt, bei dem einzig eine Polierstoppschicht gebildet wird.
  • Gemäß einer Ausgestaltung der vorliegenden Erfindung weist ein Verfahren zur Fertigung einer Halbleitervorrichtung die folgenden Schritte auf: Vorbereiten eines Halbleitersubstrats mit einer Frontoberfläche, Bilden einer elektrisch isolierenden Schicht auf der Frontoberfläche, und Bilden von Gräben im Halbleitersubstrat derart unter Verwendung der Isolierschicht als eine Maske, dass ein erster Abschnitt der Isolierschicht auf der Frontoberfläche zwischen den Gräben angeordnet ist und ein zweiter Abschnitt der Isolierschicht auf der Frontoberfläche an einer Position angeordnet ist, die sich nicht zwischen den Gräben befindet. Das Verfahren weist ferner die folgenden Schritte auf: Entfernen des gesamten ersten Abschnitts und Entfernen des zweiten Abschnitts um eine Öffnung jedes Grabens herum. Das Verfahren weist ferner den folgenden Schritt auf: Füllen der mehreren Gräben mit einer Epitaxialschicht durch epitaktisches Aufwachsen der Epitaxialschicht auf der Seite der Frontoberfläche. Das Verfahren weist ferner den folgenden Schritt auf: Planarisieren der Seite der Frontoberfläche durch Polieren der Epitaxialschicht unter Verwendung des zweiten Abschnitts als eine Polierstoppschicht.
  • Die obige und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung sind aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente beschreiben, näher ersichtlich. In den Zeichnungen zeigt/zeigen:
  • 1A bis 1H Abbildungen zur Veranschaulichung von Prozessen zur Fertigung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2A bis 2H Abbildungen zur Veranschaulichung von Prozessen, die auf die Prozesse der 1A bis 1H folgen;
  • 3 eine Abbildung zur Veranschaulichung einer Teildraufsicht eines Halbleitersubstrats, das verwendet wird, um die Halbleitervorrichtung zu fertigen;
  • 4 eine Abbildung zur Veranschaulichung einer vergrößerten Ansicht eines Bereichs IV in der 3;
  • 5 ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einer Wasserstoffwärmebehandlungstemperatur und einer Oxidschichtänderung;
  • 6 ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einer Wasserstoffwärmebehandlungszeit und einer Oxidschichtänderung;
  • 7 ein Zustandsdiagramm während einer Wasserstoffwärmebehandlung und eines Epitaxialwachstums;
  • 8 ein Diagramm zur Veranschaulichung eines Ergebnisses eines ersten Beurteilungsversuchs zur Beurteilung einer Änderung in einem Polierbetrag eines Halbleitersubstrats, das mittels eines Verfahrens gefertigt wird, das eine Oxidschicht als Polierstoppschicht verwendet;
  • 9 ein Diagramm zur Veranschaulichung eines Ergebnisses eines zweiten Beurteilungsversuchs zur Beurteilung einer Änderung in einem Polierbetrag eines Halbleitersubstrats, das mittels eines Verfahrens gefertigt wird, das keine Oxidschicht als Polierstoppschicht verwendet;
  • 10 eine Abbildung zur Veranschaulichung von Punkten auf dem Halbleitersubstrat, an denen die Änderungen im Polierbetrag beurteilt wird;
  • 11 eine Abbildung zur Veranschaulichung einer vergrößerten Ansicht der 2E und eines Polierbetrags einer Frontoberfläche des Halbleitersubstrats;
  • 12 eine Abbildung zur Veranschaulichung eines Prozesses zur Fertigung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 13A bis 13H Abbildungen zur Veranschaulichung von Prozessen zur Fertigung einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung; und
  • 14A bis 14F Abbildungen zur Veranschaulichung von Prozessen zur Fertigung einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • (Erste Ausführungsform)
  • Nachstehend wird eine erste Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. Gemäß der ersten Ausführungsform wird eine Halbleitervorrichtung mit einer Super-Junction-Struktur gefertigt. Bei der Super-Junction-Struktur werden ein n-leitender Bereich und ein p-leitender Bereich auf einem n+-leitenden Substrat gebildet und in einer Oberflächenrichtung des Substrats abwechselnd angeordnet. Die 1A bis 1H und 2A bis 2H zeigen Abbildungen zur Veranschaulichung von Prozessen zur Fertigung der Halbleitervorrichtung. Insbesondere zeigen die 1A, 1C, 1E, 1G, 2A, 2C, 2E und 2G Querschnittsansichten der Halbleitervorrichtung im ersten bis achten Fertigungsprozess. Die 1B, 1D, 1F, 1H, 2B, 2D, 2F und 2H zeigen Draufsichten der Halbleitervorrichtung im ersten bis achten Fertigungsprozess. Es sollte beachtet werden, dass eine Oxidschicht in jeder Draufsicht schraffiert ist, um das Verständnis zu erleichtern.
  • In dem ersten Fertigungsprozess, der in den 1A und 1B gezeigt ist, wird ein Halbleitersubstrat (d. h. ein Halbleiterwafer) 3 vorbereitet. Das Halbleitersubstrat 3 weist ein n+-leitendes Substrat 1 und eine n–-leitende Halbleiterschicht 2, die durch epitaktisches Aufwachsen auf dem Substrat 1 gebildet wird, auf. Das Halbleitersubstrat 3 weist, wie in 3 gezeigt, Chip-Bereiche 5 auf, die durch eine Ritzlinie 4 unterteilt werden. In den 1A bis 1H und 2A bis 2H ist einzig ein Chip-Bereich 5 des Halbleitersubstrats 3 gezeigt.
  • Anschließend wird eine Oxidschicht 6 (d. h. eine elektrisch isolierende Schicht) auf einer Frontoberfläche 3a des Halbleitersubstrats 3 gebildet. Die Oxidschicht 6 kann beispielsweise durch thermische Oxidation, wie beispielsweise Nassoxidation oder Trockenoxidation, oder durch chemische Gasphasenabscheidung (CVD) gebildet werden. Nach dem CVD-Verfahren kann eine Wärmebehandlung ausgeführt werden, um die Oxidschicht 6 zu härten. Bei dem ersten Fertigungsprozess kann die Oxidschicht 6 beispielsweise bis zu einer Dicke von 200 nm gebildet werden. Ferner wird eine Oxidschicht 7 auf einer Rückseitenoberfläche 3b des Halbleitersubstrats 3 gebildet. Die Rückseitenoberfläche 3b befindet sich auf der gegenüberliegenden Seite der Frontoberfläche 3a. Die Oxidschicht 7 dient dazu, eine Diffusion zu senken.
  • Die Frontoberfläche 3a des Halbleitersubstrats 3 ist eine Oberfläche der Halbleiterschicht 2 auf der entfernten Seite vom Substrat 1. Die Rückseitenoberfläche 3b des Halbleitersubstrats 3 ist eine Oberfläche des Substrats 1 auf der entfernten Seite von der Halbleiterschicht 2. Es ist nicht stets erforderlich, dass die Dicke der Oxidschicht 6 auf der Frontoberfläche 3a des Halbleitersubstrats 3 konstant ist. Die Oxidschicht 6 kann beispielsweise an einer Position zwischen Gräben 8, die in einem späteren Prozess gebildet werden, dünner als an irgendeiner anderen Position auf der Frontoberfläche 3a des Halbleitersubstrats 3 sein.
  • Anschließend erfolgt im zweiten Fertigungsprozess, der in den 1C und 1D gezeigt ist, eine Musterung der Oxidschicht 6 derart, dass die Oxidschicht 6 Öffnungen an Positionen entsprechend den Gräben 8 aufweisen kann, die in dem späteren Prozess gebildet werden. Anschließend wird ein anisotropes Ätzen, wie beispielsweise ein reaktives Ionenätzen (RIE bzw. reactive ion etching), der Halbleiterschicht 2 unter Verwendung der gemusterten Oxidschicht 6 als eine Ätzmaske ausgeführt. Infolge des anisotropen Ätzens werden die Gräben 8 in der Halbleiterschicht 2 gebildet. Die Gräben 8 erstrecken sich in einer vorbestimmten Richtung und sind in einem Streifenmuster angeordnet.
  • Ein Trennabstand zwischen benachbarten Gräben 8 auf der Frontoberfläche 3a des Halbleitersubstrats 3 kann beispielsweise vier Mikrometer (d. h. 4 μm) betragen. 4 zeigt eine vergrößerte Ansicht eines Bereichs IV in der 3 und einen Zustand nach Abschluss des dritten Fertigungsprozesses in den 1E und 1F. Ein erster Abstand d1 ist, wie in 4 gezeigt, ein Abstand zwischen einer Mittellinie 4a der Ritzlinie 4 und dem Graben 8 in einer Längsrichtung des Grabens 8, und ein zweiter Abstand d2 ist, wie in 4 gezeigt, ein Abstand zwischen der Mittellinie 4a und dem Graben 8 in einer Breitenrichtung des Grabens 8. Sowohl der erste Abstand d1 als auch der zweite Abstand d2 können beispielsweise von einigen zehn bis einigen hundert Mikrometern (μm) reichen. Ferner befindet sich, gemäß der ersten Ausführungsform, ein Boden des Grabens 8 in der Halbleiterschicht 2. Genauer gesagt, der Graben 8 reicht nicht bis zum Substrat 1.
  • Die Oxidschicht 6, die zwischen den Gräben 8 auf der Frontoberfläche 3a des Halbleitersubstrats 3 angeordnet ist, wird nachstehend auch als der „erste Abschnitt 6a” der Oxidschicht 6 bezeichnet. Die Oxidschicht 6, die an einer Position angeordnet ist, die nicht zwischen den Gräben 8 auf der Frontoberfläche 3a des Halbleitersubstrats 3 liegt, wird nachstehend auch als der „zweite Abschnitt 6b” der Oxidschicht 6 bezeichnet.
  • Anschließend wird im dritten Fertigungsprozess, der in den 1E und 1F gezeigt ist, die Oxidschicht 6, die sich nahe einer Öffnung des Grabens 8 befindet, entfernt. Insbesondere wird der erste Abschnitt 6a vollständig entfernt und der zweite Abschnitt 6b teilweise entfernt, derart, dass der zweite Abschnitt 6b auf einer Außenkante des Chip-Bereichs 5 zurückbleiben kann. Genauer gesagt, der zweite Abschnitt 6b um die Öffnung jedes Grabens 8 herum wird entfernt. Folglich können die Öffnungen der Gräben 8 vom zweiten Abschnitt 6b beabstandet und vom zweiten Abschnitt 6b umgeben werden.
  • Der zweite Abschnitt 6b bleibt, wie in 4 gezeigt, nicht nur auf der Außenkante des Chip-Bereichs 5 zurück, sondern ebenso auf der Ritzlinie 4.
  • Insbesondere wird, im dritten Fertigungsprozess, der in den 1E und 1F gezeigt ist, die Oxidschicht 6, die nahe der Öffnung des Grabens 8 angeordnet ist, entfernt, indem eine Wärmebehandlung in einer nicht reduzierenden Atmosphäre ausgeführt wird. Es wird beispielsweise eine Wasserstoffwärmebehandlung ausgeführt. 5 zeigt ein Verhältnis zwischen einer Wasserstoffwärmebehandlungstemperatur und einer Oxidschichtänderung. 6 zeigt ein Verhältnis zwischen einer Wasserstoffwärmebehandlungszeit und der Oxidschichtänderung. In den 5 und 6 beschreibt die Oxidschichtänderung eine Verringerung der Länge der Oxidschicht 6 in einer Richtung parallel zur Frontoberfläche 3a des Halbleitersubstrats 3. Die in den 5 und 6 gezeigten Verhältnisse basieren auf der Annahme, dass die Dicke der Oxidschicht 6 einen Wert von 200 nm aufweist und die Wasserstoffwärmebehandlung bei einem Druck von 80 Torr ausgeführt wird. Das in der 5 gezeigte Verhältnis basiert auf der Annahme, dass die Wasserstoffwärmebehandlungszeit zehn Minuten (d. h. 10 min) beträgt. Das in der 6 gezeigte Verhältnis basiert auf der Annahme, dass die Wasserstoffwärmebehandlungstemperatur 1170°C beträgt.
  • Die Oxidschichtänderung nimmt, wie aus der 5 ersichtlich wird, mit zunehmender Wasserstoffwärmebehandlungstemperatur zu. Ferner nimmt die Oxidschichtänderung, wie aus der 6 ersichtlich wird, mit zunehmender Wasserstoffwärmebehandlungszeit zu.
  • Gemäß der ersten Ausführungsform beträgt der Trennabstand zwischen den Gräben 8 auf der Frontoberfläche 3a des Halbleitersubstrats 3, wie vorstehend beschrieben, 4 μm. In diesem Fall kann beispielsweise, indem die Wasserstoffwärmebehandlung bei der Wasserstoffwärmebehandlungstemperatur von 1100°C für die Wasserstoffwärmebehandlungszeit von 10 Minuten ausgeführt wird, der erste Abschnitt 6a vollständig entfernt werden, während der zweite Abschnitt 6b um die Öffnung des Grabens 8 herum entfernt wird. Alternativ kann, indem die Wasserstoffwärmebehandlung bei der Wasserstoffwärmebehandlungstemperatur von 1170°C für die Wasserstoffwärmebehandlungszeit von 2 Minuten ausgeführt wird, der erste Abschnitt 6a vollständig entfernt werden, während der zweite Abschnitt 6b um die Öffnung des Grabens 8 herum entfernt wird. Auf diese Weise kann, indem die Wasserstoffwärmebehandlungstemperatur und die Wasserstoffwärmebehandlungszeit in geeigneter Weise eingestellt werden, die Oxidschicht 6, die sich nahe der Öffnung des Grabens 8 befindet, entfernt werden, während die Oxidschicht 6 auf der Außenkante des Chip-Bereichs 5 zurückgelassen wird.
  • 7 zeigt ein Zustandsdiagramm während der Wasserstoffwärmebehandlung und des Epitaxialwachstums, das nachstehend noch beschrieben wird. Wenn die Wasserstoffwärmebehandlung ausgeführt wird, wird, wie in 7 gezeigt, einzig Wasserstoff eingeleitet. Um einen Fehler in einer Seitenwand des Grabens 8 zu reduzieren, wird die Wasserstoffwärmebehandlung vorzugsweise bei einem Druck von kleiner oder gleich 80 Torr ausgeführt.
  • Anschließend wird, im vierten Fertigungsprozess, der in den 1G und 1H gezeigt ist, eine p-leitende Epitaxialschicht 9 derart durch Aufwachsen auf der Seite der Frontoberfläche 3a des Halbleitersubstrats 3 gebildet, dass jeder Graben 8 mit der Epitaxialschicht 9 gefüllt werden kann. Gemäß der ersten Ausführungsform erfolgt das Aufwachsen der Epitaxialschicht 9, bis der Graben 8 vollständig mit der Epitaxialschicht 9 gefüllt ist und die Epitaxialschicht 9 auf der Frontoberfläche 3a des Halbleitersubstrats 3 eine Dicke von ungefähr 1 μm bis ungefähr 10 μm aufweisen kann.
  • Gemäß der JP 2004-352010 , die von den Erfindern der vorliegenden Erfindung hervorgeht, kann beispielsweise ein Mischgas aus einem Siliziumquellengas und einem Halogenidgas dem Halbleitersubstrat 3 zugeführt werden, um die Epitaxialschicht 9 aufwachsen zu lassen. Das Siliziumquellengas kann beispielsweise Silan (SiH4), Disilan (Si2H6), Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3) oder Siliziumtetrachlorid (SiCl4) sein. Insbesondere wird vorzugsweise Dichlorsilan, Trichlorsilan oder Siliziumtetrachlorid für das Siliziumquellengas verwendet. Das Halogenidgas kann beispielsweise Chlorwasserstoff (HCl), Chlor (Cl2), Fluor (F2), Chlortrifluorid (ClF3), Fluorwasserstoff (HF) oder Bromwasserstoff (HBr) sein.
  • Vorzugsweise erfolgt das Wachstum der Epitaxialschicht 9 unter einer Reaktionskontrolle. Insbesondere wird dann, wenn Silan oder Disilan als das Siliziumquellengas verwendet wird, das Wachstum der Epitaxialschicht 9 vorzugsweise bei einer Temperatur von kleiner oder gleich 950°C ausgeführt. Wenn Dichlorsilan als das Siliziumquellengas verwendet wird, wird das Wachstum der Epitaxialschicht 9 vorzugsweise bei einer Temperatur von kleiner oder gleich 1100°C ausgeführt. Wenn Trichlorsilan als das Siliziumquellengas verwendet wird, wird das Wachstum der Epitaxialschicht 9 vorzugsweise bei einer Temperatur von kleiner oder gleich 1150°C ausgeführt. Wenn Siliziumtetrachlorid als das Siliziumquellengas verwendet wird, wird das Wachstum der Epitaxialschicht 9 vorzugsweise bei einer Temperatur von kleiner oder gleich 1200°C ausgeführt.
  • Wenn das Wachstum der Epitaxialschicht 9 in einem Vakuum zwischen Normaldruck und 100 Pa ausgeführt wird, wird das Wachstum der Epitaxialschicht 9 vorzugsweise bei einer Temperatur von größer oder gleich 800°C ausgeführt. Wenn das Wachstum der Epitaxialschicht 9 in einem Vakuum zwischen 100 Pa bis 1 × 10–5 Pa ausgeführt wird, wird das Wachstum der Epitaxialschicht 9 vorzugsweise bei einer Temperatur von größer oder gleich 600°C ausgeführt.
  • Wenn das Wachstum der Epitaxialschicht 9 unter den vorstehend beschriebenen Bedingungen ausgeführt wird, kann der Graben 8 sicher mit der Epitaxialschicht 9 gefüllt werden. Ferner ist es, da das Halogenidgas aufweisende Mischgas für das Wachstum der Epitaxialschicht 9 verwendet wird, weniger wahrscheinlich, dass die Epitaxialschicht 9 auf der Oxidschicht 6 wächst. D. h., das Wachstum der Epitaxialschicht 9 kann selektiv ausgeführt werden. Folglich kann verhindert werden, dass die Epitaxialschicht 9 mit einem Fehler auf der Oxidschicht 6 gebildet wird.
  • Anschließend wird, im fünften Fertigungsprozess, der in den 2A und 2B gezeigt ist, die Seite der Frontoberfläche 3a des Halbleitersubstrats 3 planarisiert, indem die Epitaxialschicht 9 mittels chemisch-mechanischer Planarisierung (CMP) oder dergleichen poliert wird. Eine Polierlösung (d. h. Slurry) mit einer Polierselektivität von ungefähr fünfzig bis ungefähr zweihundert kann im fünften Fertigungsprozess verwendet werden. Die Polierselektivität ist ein Verhältnis von einer ersten Rate, mit der das Halbleitersubstrat 3 poliert wird, zu einer zweiten Rate, mit der die Oxidschicht 6 poliert wird. Die Polierlösung kann beispielsweise P1000 sein.
  • Die Planarisierung der Seite der Frontoberfläche 3a wird fortgesetzt, bis die Epitaxialschicht 9 bündig mit dem zweiten Abschnitt 6b wird. D. h., der zweite Abschnitt 6b wird als Polierstoppschicht zum Stoppen der Planarisierung der Seite der Frontoberfläche 3a verwendet.
  • Bei solch einem Ansatz wird eine Neigung der polierten Oberfläche bezüglich der Frontoberfläche 3a des Halbleitersubstrats 3 verringert oder verhindert. Folglich kann eine Änderung im Abstand von der polierten Oberfläche zum Boden des Grabens 8 (d. h. der Dicke der Epitaxialschicht 9) in jedem Chip-Bereich 5 verringert oder verhindert werden.
  • Die Erfinder der vorliegenden Erfindung haben einen Versuch unternommen, um zu bestimmen, ob die Oxidschicht 6 als die Polierstoppschicht für die Planarisierung dienen kann, wenn die Planarisierung bei einem Kammerdruck von 300 bis 600 hPa für eine Polierzeit von 150 bis 400 Sekunden ausgeführt wird. Das Ergebnis des Versuchs zeigt, dass dann, wenn die Oxidschicht 6 vor der Planarisierung die Dicke von wenigstens 50 nm aufweist, die Oxidschicht 6 als die Polierstoppschicht für die Planarisierung dienen kann. Auf der Grundlage dieses Ergebnisses wird, gemäß der ersten Ausführungsform, die Oxidschicht 6 mit der Dicke von 200 nm auf der Frontoberfläche 3a des Halbleitersubstrats 3 gebildet, und zwar im ersten Fertigungsprozess, der in den 1A und 1B gezeigt ist.
  • Es sollte beachtet werden, dass dann, wenn die Wasserstoffwärmebehandlung im dritten Fertigungsprozess ausgeführt wird, der in den 1E und 1F gezeigt ist, die Oxidschicht 6 nicht nur in der Richtung parallel zur Frontoberfläche 3a des Halbleitersubstrats 3 entfernt wird, sondern ebenso in einer Richtung senkrecht zur Frontoberfläche 3a des Halbleitersubstrats 3 (d. h. in einer Dickenrichtung der Oxidschicht 6). Die Erfinder der vorliegenden Erfindung haben einen weiteren Versuch unternommen und herausgefunden, dass die Oxidschichtänderung aufgrund der Wasserstoffwärmebehandlung (d. h. die Verringerung in der Länge der Oxidschicht 6 aufgrund der Wasserstoffwärmebehandlung) in der Dickenrichtung der Oxidschicht 6 deutlich geringer ist als in der Richtung parallel zur Frontoberfläche 3a des Halbleitersubstrats 3. Gemäß dem Ergebnis des weiteren Versuchs wird dann, wenn die Wasserstoffwärmebehandlung derart ausgeführt wird, dass die Länge der Oxidschicht 6 in der Richtung parallel zur Frontoberfläche 3a des Halbleitersubstrats 3 um ungefähr 20 μm verringert wird, die Länge der Oxidschicht 6 in der Dickenrichtung der Oxidschicht 6 um ungefähr 0,025 μm verringert. Aus den obigen Gründen wird dann, wenn die Oxidschicht 6 vor der Planarisierung die Dicke von 200 nm aufweist, gewährleistet, dass die Oxidschicht 6 als die Polierstoppschicht für die Planarisierung dienen kann.
  • Anschließend wird im sechsten Fertigungsprozess, der in den 2C und 2D gezeigt ist, der zweite Abschnitt 6b, der auf der Frontoberfläche 3a des Halbleitersubstrats 3 übrig ist, unter Verwendung von Fluorwasserstoffsäure oder dergleichen entfernt.
  • Anschließend wird im siebten Fertigungsprozess, der in den 2E und 2F gezeigt ist, die Seite der Frontoberfläche 3a des Halbleitersubstrats 3 erneut planarisiert, derart, dass die Epitaxialschicht 9, die auf der Frontoberfläche 3a des Halbleitersubstrats 3 übrig ist, vollständig entfernt und ein vorbestimmter Betrag der Frontoberfläche 3a des Halbleitersubstrats 3 wegpoliert werden kann. Im siebten Fertigungsprozess kann beispielsweise der Betrag von ungefähr 1 bis 2 μm der Frontoberfläche 3a wegpoliert werden, derart, dass die Dicke der Halbleiterschicht 2 um ungefähr 1 bis 2 μm reduziert werden kann. Ein Grund für die Entfernung der Frontoberfläche 3a des Halbleitersubstrats 3 um den vorbestimmten Betrag liegt darin, dass ein Fehler in der Epitaxialschicht 9 im Graben 8 wahrscheinlich nahe der Öffnung des Grabens 8 auftritt. Infolge des siebten Fertigungsprozesses wird eine Super-Junction-Struktur mit einem p-leitenden Bereich (d. h. die Epitaxialschicht 9 im Graben 8) und einem n-leitenden Bereich (d. h. die Halbleiterschicht 2 zwischen den Gräben 8) im Halbleitersubstrat 3 gebildet.
  • Nachdem der fünfte Fertigungsprozess, der in den 2a und 2B gezeigt ist, beendet ist, wird, wie vorstehend beschrieben, die Neigung der polierten Oberfläche bezüglich der Frontoberfläche 3a des Halbleitersubstrats 3 verringert oder verhindert. Folglich wird, nachdem der siebte Fertigungsprozess, der in den 2E und 2D gezeigt ist, beendet ist, die Neigung der polierten Oberfläche bezüglich der Frontoberfläche 3a des Halbleitersubstrats 3 verringert oder verhindert.
  • Anschließend wird im achten Fertigungsprozess, der in den 2G und 2H gezeigt ist, eine p-leitende Epitaxialschicht 10 auf der Frontoberfläche 3a des Halbleitersubstrats 3 gebildet. Obgleich nicht in den Zeichnungen gezeigt, werden gewöhnliche Halbleiterfertigungsprozesse auf den achten Fertigungsprozess folgend ausgeführt. Anschließend wird das Halbleitersubstrat 3 entlang der Ritzlinie 4 in Chips (d. h. Halbleitervorrichtungen) vereinzelt. Auf diese Weise kann die Halbleitervorrichtung mit der Super-Junction-Struktur gefertigt werden. Die Halbleitervorrichtung kann beispielsweise ein Trench-Gate-MOSFET oder ein Planar-Gate-MOSFET sein.
  • Es sollte beachtet werden, dass n+-leitend und n–-leitend in der ersten Ausführungsform einen ersten Leitfähigkeitstyp in den Ansprüchen beschreiben und p-leitend einen zweiten Leitfähigkeitstyp in den Ansprüchen beschreibt.
  • Gemäß der ersten Ausführungsform wird die Oxidschicht 6 (d. h. der zweite Abschnitt 6b), wie vorstehend beschrieben, als die Polierstoppschicht für die Planarisierung verwendet, die im fünften Fertigungsprozess ausgeführt wird, der in den 2A und 2B gezeigt ist. Bei solch einem Ansatz wird, nachdem der fünfte Fertigungsprozess, der in den 2A und 2B gezeigt ist, beendet ist, die Neigung der polierten Oberfläche bezüglich der Frontoberfläche 3a des Halbleitersubstrats 3 verringert oder verhindert. Folglich kann die Änderung im Abstand von der polierten Oberfläche zum Boden des Grabens 8 (d. h. der Dicke der Epitaxialschicht 9) in jedem Chip-Bereich 5 verringert oder verhindert werden.
  • Dementsprechend wird, nachdem der siebte Fertigungsprozess, der in den 2E und 2F gezeigt ist, beendet ist, die Neigung der polierten Oberfläche bezüglich der Frontoberfläche 3a des Halbleitersubstrats 3 verringert oder verhindert, so dass der Abstand von der polierten Oberfläche zum Boden des Grabens 8 (d. h. die Dicke der Epitaxialschicht 9) in jedem Chipbereich 5 konstant sein kann.
  • Die Erfinder der vorliegenden Erfindung haben einen ersten Beurteilungsversuch unternommen, um eine Änderung im Polierbetrag der Frontoberfläche 3a des Halbleitersubstrats 3 der Halbleitervorrichtung zu beurteilen, die mittels des Verfahren der ersten Ausführungsform (d. h. unter Verwendung der Oxidschicht 6 als die Polierstoppschicht) gefertigt wird. 8 zeigt ein Ergebnis des ersten Beurteilungsversuchs. Bei dem ersten Beurteilungsversuch wird die Änderung als der Mittelwert (d. h. arithmetischer Mittelwert) plus oder minus drei Standardabweichungen (d. h. 3 σ) beschrieben. Bei dem ersten Versuch, der in der 10 gezeigt ist, wird der Polierbetrag an fünf Punkten C, T, B, L, R auf dem Halbleitersubstrat 3 gemessen, nachdem der siebte Fertigungsprozess, der in den 2E und 2F gezeigt ist, derart ausgeführt wurde, dass der Polierbetrag am Mittelpunkt C einen Wert von 1,8 μm annimmt. Bei dem ersten Beurteilungsversuch werden einundvierzig Halbleitersubstrate 3 als Testobjekte beurteilt.
  • In gleicher Weise haben die Erfinder der vorliegenden Erfindung einen zweiten Beurteilungsversuch unternommen, um eine Änderung im Polierbetrag der Frontoberfläche 3a des Halbleitersubstrats 3 der Halbleitervorrichtung zu beurteilen, die mittels eines Verfahren gefertigt wird, das die Oxidschicht 6 nicht als die Polierstoppschicht verwendet. 9 zeigt ein Ergebnis des zweiten Beurteilungsversuchs. Bei dem zweiten Beurteilungsversuch wird der Polierbetrag, wie in 10 gezeigt, an den fünf Punkten C, T, B, L, R auf dem Halbleitersubstrat 3 gemessen, nachdem der siebte Fertigungsprozess, der in den 2E und 2F gezeigt ist, derart ausgeführt wurde, dass der Polierbetrag am Mittelpunkt C einen Wert von 1,8 μm annimmt. Bei dem zweiten Beurteilungsversuch werden dreiunddreißig Halbleitersubstrate 3 als Testobjekte beurteilt.
  • Der Polierbetrag ist, wie in 11 gezeigt, ein Betrag der Frontoberfläche 3a, der im siebten Fertigungsprozess, der in den 2E und 2F gezeigt ist, wegpoliert wird. Wenn die Oxidschicht 6 nicht als die Polierstoppschicht verwendet wird, beträgt die Änderung, wie in 9 gezeigt, –3,14 ± 5,27 μm. Demgegenüber wird die Änderung, wie in 8 gezeigt, wenn die Oxidschicht 6 als die Polierstoppschicht verwendet wird, auf –0,95 ± 1,18 μm verringert.
  • Gemäß der ersten Ausführungsform wird die Oxidschicht 6, die auf der Frontoberfläche 3a des Halbleitersubstrats 3 gebildet ist, nicht nur als die Maske zum Bilden des Grabens 8 verwendet, sondern ebenso als die Polierstoppschicht für die Planarisierung. Bei solch einem Ansatz ist ein Fertigungsprozess, bei dem einzig die Polierstoppschicht gebildet wird, nicht erforderlich.
  • Ferner wird im dritten Fertigungsprozess, der in den 1E und 1F gezeigt ist, die Oxidschicht 6, die nahe der Öffnung des Grabens 8 angeordnet ist, durch die Wasserstoffwärmebehandlung entfernt, die ursprünglich verwendet wird, um eine natürliche Oxidschicht zu entfernen, die im Graben 8 gebildet wird. Folglich ist ein zusätzlicher Fertigungsprozess zum Entfernen der Oxidschicht 6 nicht erforderlich.
  • Ferner wird die Oxidschicht 6, die sich nahe der Öffnung des Grabens 8 befindet, derart entfernt, dass der zweite Abschnitt 6b nicht nur auf der Außenkante des Chip-Bereichs 5 zurückbleiben kann, sondern ebenso auf der Ritzlinie 4. Bei solch einem Ansatz wird der Gesamtbereich des zweiten Abschnitts 6b, der als die Polierstoppschicht dient, derart vergrößert, dass die Neigung der polierten Oberfläche bezüglich der Frontoberfläche 3a des Halbleitersubstrats 3 sicher verringert oder verhindert werden kann.
  • (Zweite Ausführungsform)
  • Nachstehend wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 12 beschrieben. 12 zeigt eine Abbildung zur Veranschaulichung einer vergrößerten Draufsicht auf eine Halbleitervorrichtung gemäß der zweiten Ausführungsform. Insbesondere entspricht die 12 der 1F und zeigt einen dritten Fertigungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform. Ein Unterschied zwischen der ersten Ausführungsform und der zweiten Ausführungsform ist wie folgt.
  • Gemäß der ersten Ausführungsform wird die Wasserstoffwärmebehandlung, wie vorstehend beschrieben, im dritten Fertigungsprozess derart ausgeführt, dass der zweite Abschnitt 6b nicht nur auf der Außenkante des Chip-Bereichs 5 zurückgelassen werden kann, sondern ebenso auf der Ritzlinie 4. Demgegenüber wird die Wasserstoffwärmebehandlung, gemäß der zweiten Ausführungsform, im dritten Fertigungsprozess derart ausgeführt, dass der zweite Abschnitt 6b nur auf der Ritzlinie 4 zurückgelassen wird. Genauer gesagt, gemäß der zweiten Ausführungsform wird der zweite Abschnitt 6b auf dem Chip-Bereich 5 durch die im dritten Fertigungsprozess ausgeführte Wasserstoffwärmebehandlung vollständig entfernt.
  • Gemäß der zweiten Ausführungsform wird der zweite Abschnitt 6b, wie vorstehend beschrieben, nur auf der Ritzlinie 4 zurückgelassen. Auch in solch einem Fall kann der zweite Abschnitt 6b als die Polierstoppschicht zum Stoppen der Planarisierung der Seite der Frontoberfläche 3a des Halbleitersubstrats 3 verwendet werden. Folglich kann die zweite Ausführungsform den gleichen oder einen ähnlichen Effekt wie die erste Ausführungsform erzielen.
  • (Dritte Ausführungsform)
  • Nachstehend wird eine dritte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 13A bis 13H beschrieben. Die 13A bis 13H zeigen Abbildungen zur Veranschaulichung von Fertigungsprozessen einer Halbleitervorrichtung gemäß der dritten Ausführungsform. Insbesondere zeigen die 13A, 13C, 13E und 13G Querschnittsansichten der Halbleitervorrichtung im ersten bis vierten Fertigungsprozess. Die 13B, 13D, 13F und 13H zeigen Draufsichten der Halbleitervorrichtung im ersten bis vierten Fertigungsprozess. Es sollte beachtet werden, dass ein Fotolack in jeder Draufsicht schraffiert gezeigt ist, um das Verständnis zu erleichtern. Ein Unterschied zwischen der ersten Ausführungsform und der dritten Ausführungsform ist ein Prozess zur Entfernung der Oxidschicht 6.
  • Im ersten Fertigungsprozess, der in den 13A und 13B gezeigt ist, wird die Oxidschicht 6 auf der Frontoberfläche 3a des Halbleitersubstrats 3 gebildet. Anschließend wird ein Fotolack 11 auf der Oxidschicht 6 gebildet. Anschließend erfolgt eine Musterung des Fotolacks 11 derart, dass der Fotolack 11 Öffnungen an Grabenbereichen aufweisen kann, wo die Gräben 8 gebildet werden. Eine Nitridschicht anstelle der Oxidschicht 6 kann als eine elektrisch isolierende Schicht verwendet werden.
  • Anschließend wird im zweiten Fertigungsprozess, der in den 13C und 13D gezeigt ist, ein anisotropes Ätzen der Halbleiterschicht 2 und der Oxidschicht 6 unter Verwendung des Fotolacks 11 als eine Ätzmaske ausgeführt. Infolge des anisotropen Ätzens werden die Gräben 8 in der Halbleiterschicht 2 gebildet. Die Gräben 8 erstrecken sich in einer vorbestimmten Richtung und sind in einem Streifenmuster angeordnet.
  • Anschließend wird im dritten Fertigungsprozess, der in den 13E und 13F gezeigt ist, die Oxidschicht 6, die sich nahe der Öffnung des Grabens 8 befindet, entfernt, indem ein isotropes Ätzen unter Verwendung des Fotolacks 11 als eine Ätzmaske ausgeführt wird. Das isotrope Ätzen kann beispielsweise ein isotropes Nassätzen oder ein isotropes Trockenätzen unter Verwendung von Fluorgas oder dergleichen sein. Insbesondere wird der erste Abschnitt 6a vollständig entfernt und der zweite Abschnitt 6b teilweise entfernt, derart, dass der zweite Abschnitt 6b nicht nur auf der Außenkante des Chip-Bereichs 5 zurückbleiben kann, sondern ebenso auf der Ritzlinie 4. Genauer gesagt, der zweite Abschnitt 6b um jede Öffnung des Grabens 8 herum wird derart entfernt, dass die Öffnungen der Gräben 8 vom zweiten Abschnitt 6b beabstandet und gemeinsam umgeben werden können.
  • Anschließend wird im vierten Fertigungsprozess, der in den 13G und 13H gezeigt ist, der Fotolack 11 entfernt. Auf diese Weise kann die gleiche Struktur wie in den 1E und 1F der ersten Ausführungsform gebildet werden. Nachdem der vierte Fertigungsprozess, der in den 13G und 13H gezeigt ist, abgeschlossen ist, werden die Fertigungsprozesse, die in den 1G und 1H und 2A bis 2H gezeigt sind, ausgeführt. Auf diese Weise kann die Halbleitervorrichtung mit einer Super-Junction-Struktur gefertigt werden.
  • Gemäß der dritten Ausführungsform wird die Oxidschicht 6, wie vorstehend beschrieben, entfernt, indem ein isotropes Ätzen derart angewandt wird, dass der zweite Abschnitt 6b nicht nur auf der Außenkante des Chip-Bereichs 5 zurückbleiben kann, sondern ebenso auf der Ritzlinie 4. Folglich kann die dritte Ausführungsform den gleichen oder ähnlichen Effekt wie die erste Ausführungsform erzielen.
  • (Vierte Ausführungsform)
  • Nachstehend wird eine vierte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 14A bis 14F beschrieben. Die 14A bis 14F zeigen Abbildungen zur Veranschaulichung von Fertigungsprozessen einer Halbleitervorrichtung gemäß der vierten Ausführungsform. Insbesondere zeigen die 14A, 14C und 14E Querschnittsansichten der Halbleitervorrichtung im fünften bis siebten Fertigungsprozess. Die 14B, 14D und 14F zeigen Draufsichten der Halbleitervorrichtung im fünften bis siebten Fertigungsprozess. Es sollte beachtet werden, dass die Oxidschicht 6 (d. h. der zweite Abschnitt 6b) in jeder Draufsicht schraffiert ist, um das Verständnis zu erleichtern. Ein Unterschied zwischen der ersten und der vierten Ausführungsform ist wie folgt.
  • Gemäß der vierten Ausführungsform werden der erste bis vierte Fertigungsprozess, die in den 1A bis 1H gezeigt sind, ausgeführt. Anschließend wird im fünften Fertigungsprozess, der in den 14A und 14B gezeigt ist, die Seite der Frontoberfläche 3a des Halbleitersubstrats 3 mit einer ersten Polierlösung unter Verwendung des zweiten Abschnitts 6b als die Polierstoppschicht zum Stoppen der Planarisierung der Seite der Frontoberfläche 3a planarisiert. Der fünfte Fertigungsprozess, der in den 14A und 14B gezeigt ist, entspricht dem in den 2A und 2B gezeigten fünften Fertigungsprozess der ersten Ausführungsform. Der in den 14A und 14B gezeigte fünfte Fertigungsprozess wird nachstehend auch als der „erste Planarisierungsprozess” bezeichnet.
  • Anschließend werden im sechsten Fertigungsprozess, der in den 14C und 14D gezeigt ist, der zweite Abschnitt 6b und die Epitaxialschicht 9, die noch auf der Frontoberfläche 3a des Halbleitersubstrats 3 vorhanden sind, gleichzeitig mit einer zweiten Polierlösung poliert, bis eine vorbestimmte Dicke (wie beispielsweise ungefähr 1 bis 2 μm) der Frontoberfläche 3a wegpoliert ist. Der in den 14C und 14D gezeigte sechste Fertigungsprozess wird nachstehend auch als der „zweite Planarisierungsprozess” bezeichnet.
  • Insbesondere wird, nachdem der erste Planarisierungsprozess beendet ist, ein Spülvorgang ausgeführt, um die erste Polierlösung unter Verwendung von destilliertem Wasser zu entfernen. Anschließend wird der zweite Planarisierungsprozess unter Verwendung der zweiten Polierlösung ausgeführt. Es sollte beachtet werden, dass die Polierselektivität der zweiten Polierlösung geringer ist als die Polierselektivität der ersten Polierlösung. Die Polierselektivität der zweiten Polierlösung kann beispielsweise von ungefähr 0,5 bis ungefähr 5 reichen. Die zweite Polierlösung kann beispielsweise P-Silica sein. Unter Verwendung der zweiten Polierlösung mit solch einer Polierselektivität können der zweite Abschnitt 6b und die Epitaxialschicht 9, die noch auf der Frontoberfläche 3a des Halbleitersubstrats 3 vorhanden sind, gleichzeitig poliert werden.
  • Anschließend wird im siebten Fertigungsprozess, der in den 14E und 14F gezeigt ist, die p-leitende Epitaxialschicht 10 auf der Frontoberfläche 3a des Halbleitersubstrats 3 gebildet. Obgleich nicht in den Zeichnungen gezeigt, werden gewöhnliche Halbleiterfertigungsprozesse auf den siebten Fertigungsprozess folgend ausgeführt. Anschließend wird das Halbleitersubstrat 3 entlang der Ritzlinie 4 in Chips (d. h. Halbleitervorrichtungen) vereinzelt. Auf diese Weise kann die Halbleitervorrichtung mit der Super-Junction-Struktur gefertigt werden.
  • Gemäß der vierten Ausführungsform werden der zweite Abschnitt 6b und die Epitaxialschicht 9, die noch auf der Frontoberfläche 3a des Halbleitersubstrats 3 vorhanden sind, wie vorstehend beschrieben, gleichzeitig poliert, bis eine vorbestimmte Dicke der Frontoberfläche 3a wegpoliert ist. Bei solch einem Ansatz ist ein Fertigungsprozess, bei dem einzig der zweite Abschnitt 6b entfernt wird, nicht erforderlich.
  • (Modifikationen)
  • Obgleich die vorliegende Erfindung in Verbindung mit ihren Ausführungsformen beschrieben wurde, sollte wahrgenommen werden, dass sie nicht auf die bevorzugten Ausführungsformen und Konstruktionen beschränkt ist. Die vorliegende Erfindung soll verschiedene Modifikationen und äquivalente Anordnungen mit umfassen. Ferner sollen, obgleich die verschiedenen Kombinationen und Konfigurationen offenbart wurden, andere Kombinationen und Konfigurationen, die mehr, weniger oder nur ein einziges Element umfassen, ebenso als mit im Schutzumfang der vorliegenden Erfindung beinhaltet verstanden werden.
  • Der Boden des Grabens 8 kann beispielsweise im n+-leitenden Substrat 1 angeordnet sein.
  • Die vorliegende Erfindung kann auf ein Verfahren zur Fertigung einer Halbleitervorrichtung angewandt werden, die sich von der Halbleitervorrichtung mit einer Super-Junction-Struktur unterscheidet. Die vorliegende Erfindung kann beispielsweise auf ein Verfahren zur Fertigung eines MEMS-Sensors zur Erfassung von Druck oder dergleichen angewandt werden.
  • Die in einer nicht reduzierenden Atmosphäre ausgeführte Wärmebehandlung ist nicht auf die Wasserstoffwärmebehandlung beschränkt. Die Wasserstoffwärmebehandlung kann beispielsweise durch eine Stickstoffwärmebehandlung ersetzt werden.
  • Vorstehend wird ein Verfahren zur Fertigung einer Halbleitervorrichtung offenbart.
  • Es wird ein Verfahren zur Fertigung einer Halbleitervorrichtung bereitgestellt, bei dem eine Isolierschicht 6 auf einer Frontoberfläche 3a eines Halbleitersubstrats 3 gebildet wird. Gräben 8 werden unter Verwendung der Isolierschicht 6 als Maske derart im Substrat 3 gebildet, dass ein erster Abschnitt 6a der Isolierschicht 6 auf der Frontoberfläche 3a zwischen den Gräben 8 angeordnet ist und ein zweiter Abschnitt 6b der Isolierschicht 6 auf der Frontoberfläche 3a an einer Position nicht zwischen den Gräben 8 angeordnet ist. Der gesamte erste Abschnitt 6a wird entfernt, und der zweite Abschnitt 6b um eine Öffnung jedes Grabens 8 herum wird entfernt. Die Gräben 8 werden mit einer Epitaxialschicht 9 gefüllt, durch epitaktisches Aufwachsen der Epitaxialschicht 9 auf der Seite der Frontoberfläche 3a. Die Seite der Frontoberfläche 3a wird unter Verwendung des verbleibenden zweiten Abschnitts 6b als Polierstoppschicht poliert.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2010-118536 A [0002, 0003]
    • JP 2004-352010 [0040]

Claims (7)

  1. Verfahren zur Fertigung einer Halbleitervorrichtung, wobei das Verfahren die folgenden Schritte aufweist: – Vorbereiten eines Halbleitersubstrats (3) mit einer Frontoberfläche (3a); – Bilden einer elektrisch isolierenden Schicht (6) auf der Frontoberfläche (3a); – Bilden von mehreren Gräben (8) im Halbleitersubstrat (3) derart unter Verwendung der Isolierschicht (6) als eine Maske, dass ein erster Abschnitt (6a) der Isolierschicht (6) auf der Frontoberfläche (3a) zwischen benachbarten Gräben (8) angeordnet ist und ein zweiter Abschnitt (6b) der Isolierschicht (6) auf der Frontoberfläche (3a) an einer Position nicht zwischen benachbarten Gräben (8) angeordnet ist; – Entfernen der Isolierschicht (6), indem der erste Abschnitt (6a) vollständig entfernt wird und der zweite Abschnitt (6b) teilweise entfernt wird, derart, dass der zweite Abschnitt (6b) um eine Öffnung von jedem der mehreren Gräben (8) herum entfernt wird; – Füllen der mehreren Gräben (8) mit einer Epitaxialschicht (9) durch epitaktisches Aufwachsen der Epitaxialschicht (9) auf der Seite der Frontoberfläche (3a); und – Planarisieren der Seite der Frontoberfläche (3a) durch Polieren der Epitaxialschicht (9) unter Verwendung des zweiten Abschnitts (6b) als eine Polierstoppschicht.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass – das Bilden der Isolierschicht (6) ein Bilden einer Oxidschicht beinhaltet; und – das Entfernen der Isolierschicht (6) eine Wärmebehandlung der Isolierschicht (6) in einer nicht reduzierenden Atmosphäre beinhaltet.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass es ferner den Schritt aufweist: – Bilden eines Fotolacks (11) auf der Isolierschicht (6) vor dem Bilden der mehreren Gräben (8), wobei – das Bilden der mehreren Gräben (8) nicht nur die Verwendung der Isolierschicht (6) als die Maske beinhaltet, sondern ebenso die Verwendung des Fotolacks (11) als die Maske, und – das Entfernen der Isolierschicht (6) ein isotropes Ätzen der Isolierschicht (6) unter Verwendung des Fotolacks (11) als die Maske beinhaltet.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass – das Vorbereiten des Halbleitersubstrats (3) ein Vorbereiten eines Halbleiterwafers mit mehreren Chip-Bereichen (5) beinhaltet, die durch eine Ritzlinie (4) unterteilt werden; und – das Entfernen der Isolierschicht (6) ein Zurücklassen des zweiten Abschnitts (6b) auf der Ritzlinie (4) beinhaltet.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass – das Planarisieren der Seite der Frontoberfläche (3a) ein Ausführen eines ersten Planarisierungsprozesses und eines zweiten Planarisierungsprozesses beinhaltet; – das Ausführen des ersten Planarisierungsprozesses ein Polieren der Epitaxialschicht (9) mit einer ersten Polierlösung unter Verwendung des zweiten Abschnitts (6b) als die Polierstoppschicht beinhaltet; – das Ausführen des zweiten Planarisierungsprozesses ein gleichzeitiges Polieren des zweiten Abschnitts (6b) und der Epitaxialschicht (9) auf der Frontoberfläche (3a) mit einer zweiten Polierlösung, bis eine vorbestimmte Dicke der Frontoberfläche (3a) wegpoliert ist, beinhaltet; – eine Polierselektivität der zweiten Polierlösung geringer ist als eine Polierselektivität der ersten Polierlösung ist; und – die Polierselektivität ein Verhältnis von einer ersten Rate, mit der das Halbleitersubstrat (3) poliert wird, zu einer zweiten Rate, mit der die Oxidschicht (6) poliert wird, ist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass – das Vorbereiten des Halbleitersubstrats (3) ein Vorbereiten des Halbleitersubstrats eines ersten Leitfähigkeitstyps beinhaltet; und – das Füllen der mehreren Gräben (8) ein epitaktisches Aufwachsen der Epitaxialschicht (9) eines zweiten Leitfähigkeitstyps beinhaltet, derart, dass eine Super-Junction-Struktur mit der Epitaxialschicht (9) in jedem Graben (8) und dem Halbleitersubstrat (3) zwischen benachbarten Gräben (8) bereitgestellt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Bilden der Isolierschicht (6) ein Bilden einer thermischen Oxidschicht beinhaltet.
DE102012222786.5A 2011-12-26 2012-12-11 Verfahren zur fertigung einer halbleitervorrichtung Active DE102012222786B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011-282895 2011-12-26
JP2011282895 2011-12-26
JP2012124953A JP5556851B2 (ja) 2011-12-26 2012-05-31 半導体装置の製造方法
JP2012-124953 2012-05-31

Publications (2)

Publication Number Publication Date
DE102012222786A1 true DE102012222786A1 (de) 2013-06-27
DE102012222786B4 DE102012222786B4 (de) 2022-05-05

Family

ID=48575842

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012222786.5A Active DE102012222786B4 (de) 2011-12-26 2012-12-11 Verfahren zur fertigung einer halbleitervorrichtung

Country Status (4)

Country Link
US (1) US8673749B2 (de)
JP (1) JP5556851B2 (de)
CN (1) CN103177968B (de)
DE (1) DE102012222786B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016101559A1 (de) * 2016-01-28 2017-08-03 Infineon Technologies Austria Ag Verfahren zum herstellen von halbleitervorrichtungen, einschliesslich einer abscheidung von kristallinem silizium in gräben

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496331B2 (en) 2012-12-07 2016-11-15 Denso Corporation Semiconductor device having vertical MOSFET with super junction structure, and method for manufacturing the same
JP6161903B2 (ja) 2013-01-21 2017-07-12 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔの製造方法
DE102017214558B9 (de) * 2017-08-21 2021-02-25 Infineon Technologies Ag Verfahren zur erzeugung eines mems-sensors
JP7077252B2 (ja) 2019-02-27 2022-05-30 株式会社東芝 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004352010A (ja) 2003-05-28 2004-12-16 Sumitomo Rubber Ind Ltd 自動二輪車用タイヤ
JP2010118536A (ja) 2008-11-13 2010-05-27 Fuji Electric Systems Co Ltd 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982667A (ja) 1995-09-20 1997-03-28 Hitachi Ltd 研磨剤および研磨平坦化方法
US5627094A (en) * 1995-12-04 1997-05-06 Chartered Semiconductor Manufacturing Pte, Ltd. Stacked container capacitor using chemical mechanical polishing
JP3424667B2 (ja) * 2000-10-13 2003-07-07 株式会社デンソー 半導体基板の製造方法
JP4415457B2 (ja) * 2000-06-05 2010-02-17 株式会社デンソー 半導体装置の製造方法
JP4178821B2 (ja) 2002-03-14 2008-11-12 株式会社デンソー 半導体装置の製造方法
JP2006032846A (ja) 2004-07-21 2006-02-02 Sharp Corp Ｃｍｐを用いた半導体装置の製造方法
JP2007129115A (ja) 2005-11-07 2007-05-24 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2009004442A (ja) 2007-06-19 2009-01-08 Renesas Technology Corp 半導体ウェハの研磨方法
JP5572924B2 (ja) * 2008-06-23 2014-08-20 富士電機株式会社 半導体装置の製造方法
JP5374941B2 (ja) 2008-07-02 2013-12-25 ソニー株式会社 固体撮像装置及び電子機器
JP5476689B2 (ja) * 2008-08-01 2014-04-23 富士電機株式会社 半導体装置の製造方法
CN101872724A (zh) * 2009-04-24 2010-10-27 上海华虹Nec电子有限公司 超级结mosfet的制作方法
JP5397402B2 (ja) * 2011-03-28 2014-01-22 富士電機株式会社 半導体素子の製造方法
US20130143392A1 (en) * 2011-12-06 2013-06-06 Epowersoft, Inc. In-situ sin growth to enable schottky contact for gan devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004352010A (ja) 2003-05-28 2004-12-16 Sumitomo Rubber Ind Ltd 自動二輪車用タイヤ
JP2010118536A (ja) 2008-11-13 2010-05-27 Fuji Electric Systems Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016101559A1 (de) * 2016-01-28 2017-08-03 Infineon Technologies Austria Ag Verfahren zum herstellen von halbleitervorrichtungen, einschliesslich einer abscheidung von kristallinem silizium in gräben

Also Published As

Publication number Publication date
DE102012222786B4 (de) 2022-05-05
CN103177968A (zh) 2013-06-26
JP5556851B2 (ja) 2014-07-23
JP2013153120A (ja) 2013-08-08
US8673749B2 (en) 2014-03-18
US20130164913A1 (en) 2013-06-27
CN103177968B (zh) 2015-11-18

Similar Documents

Publication Publication Date Title
DE112006004215B4 (de) Verfahren zur Herstellung eines Halbleitersubstrats
DE102006045914B4 (de) Halbleitervorrichtung insbesonere vertikaler Super-Junction-MOS-Baustein und Verfahren zu deren Fertigung
DE102017117795B4 (de) Fets und verfahren zu deren herstellung
DE102018100286B4 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE112017000914B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Wrap-Around-Kontakt
DE102015114904B4 (de) Halbleitervorrichtungsstrukturen und Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur
DE102019116395B4 (de) Herstellungsverfahren zum steuern von profilen von ersatz-gates und zugehörige halbleitervorrichtung
DE10127231B4 (de) Herstellungsverfahren eines Halbleitersubstrats
DE102006062821B4 (de) Verfahren zur Fertigung einer Halbleitervorrichtung
DE102008026516B4 (de) Halbleitervorrichtung mit P-N-Säulenschicht und Verfahren zu deren Fertigung
DE102007027519B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE112012002832B4 (de) Verfahren zum Bilden eines massiven FinFETs mit einheitlicher Höhe und Bodenisolierung
DE102017124145B4 (de) Verfahren zur Ausbildung von Source-/Drain-Epitaxiegebieten von FinFETs
DE102012222786B4 (de) Verfahren zur fertigung einer halbleitervorrichtung
DE102018206437B4 (de) Fin-Fertigungsprozess mit dualer Flachgrabenisolation und einstellbarem Profil für Innen- und Außenfinnen
DE102010064604B3 (de) Halbleiteranordnung mit einer vergrabenen Materialschicht
DE102019116052B4 (de) Transistoren mit vertiefter siliziumdeckschicht und herstellungsverfahren
DE102018218457A1 (de) Verfahren zum Bilden von Austauschgatestrukturen auf Transistorvorrichtungen
DE102019116370A1 (de) Negativ geneigte isolationsstrukturen
DE102018105741B3 (de) Verfahren zum erzeugen komplementär dotierter halbleitergebiete in einem halbleiterkörper und halbleiteranordnung
DE102017110386A1 (de) Halbleitervorrichtung mit einem Hohlraum und Verfahren für deren Herstellung
DE102019122443A1 (de) Transistoren mit Halbleiter-Stapelschichten als Kanäle
DE102017126881A1 (de) FinFET-Strukturen und Verfahren zu ihrer Ausbildung
DE102020122407A1 (de) Untere seitliche ausdehnung von kontaktsteckern durch implantierung
DE102013100636B4 (de) Halbleiterbauelement mit Kontaktstruktur und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final