DE102010064604B3 - Halbleiteranordnung mit einer vergrabenen Materialschicht - Google Patents

Halbleiteranordnung mit einer vergrabenen Materialschicht Download PDF

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Abstract

Halbleiteranordnung, die aufweist:
einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) ;
eine vergrabene Materialschicht (21, 23) in dem Halbleiterkörper (100);
wobei die vergrabene Materialschicht (21, 23) in einer vertikalen Richtung des Halbleiterkörpers (100) beabstandet zu der ersten Oberfläche (101) angeordnet ist, wobei ein monokristallines Halbleitermaterial zwischen der vergrabenen Materialschicht (21, 23) und der ersten Oberfläche (101) angeordnet ist, wobei die vergrabene Materialschicht (21, 23) eine durchgängige Materialschicht (21, 23) ist, die eine Anzahl von ersten Materialschichten (21) und zweiten Materialschichten (23) aufweist, wobei die zweiten Materialschichten (23) in einer lateralen Richtung des Halbleiterkörpers (100) neben den ersten Materialschichten (21) angeordnet sind, und
wobei die vergrabene Materialschicht (21, 23) eine der folgenden ist:
eine Dielektrikumsschicht;
eine elektrisch isolierende Schicht;
eine Karbonschicht;
eine Kohlenstoffschicht;
eine Karbidschicht.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer vergrabenen Materialschicht in einem Halbleiterkörper und eine Halbleiteranordnung mit einer vergrabenen Materialschicht.
  • SOI-Substrate (SOI = Silicon on Insulator) umfassen eine vergrabene Isolationsschicht, die zwischen zwei Halbleiterschichten angeordnet ist. Zur Herstellung von SOI-Substraten sind verschiedene Verfahren bekannt.
  • Bei einem ersten Verfahren wird eine dünne Halbleiterschicht auf eine oxidierte Oberfläche eines Halbleitersubstrats unter Verwendung eines Wafer-Bonding-Verfahrens gebondet. Die dünne Halbleiterschicht kann durch Abtrennen einer dünnen Schicht eines Halbleitersubstrats unter Verwendung eines „Smart-Cut“-Verfahrens erhalten werden.
  • Bei einem zweiten Verfahren wird Sauerstoff in ein Halbleitersubstrat implantiert, gefolgt von einem Temperaturprozess. Aufgrund des Temperaturprozesses wird eine Oxidschicht in dem Bereich des Substrats gebildet, in welchen Sauerstoffatome implantiert wurden. Bei diesem Verfahren ist die Tiefe der vergrabenen Oxidschicht abhängig von der Implantationsenergie des Implantationsverfahrens, wobei die maximale Tiefe durch die maximal mögliche Implantationsenergie begrenzt ist.
  • Die DE 10 2006 029 701 A1 beschreibt ein Halbleiterbauelement mit einem Halbleiterkörper, der ein Substrat, eine vergrabene Halbleiterschicht auf dem Substrat und eine weitere Halbleiterschicht auf der vergrabenen Halbleiterschicht aufweist.
  • Die US 2004/0053439 A1 beschreibt eine Halbleiteranordnung mit einem p-dotierten Substrat, einer auf dem p-dotierten Substrat angeordneten hoch-n-dotierten Halbleiterschicht und auf der hoch-n-dotierten Halbleiterschicht angeordnete p-dotierte und n-dotierte Gebiete, die in einer lateralen Richtung abwechselnd angeordnet sind.
  • Die DE 10 2009 010 196 A1 beschreibt ein Halbleiterbauelement, das einen Halbleiterkörper mit einem Halbleitersubstrat, einer ersten Halbleiterschicht auf dem Halbleitersubstrat einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht aufweist.
  • Die DE 10 2006 015 132 A1 beschreibt eine Halbleiterstruktur mit einem Halbleiterkörper, einer in dem Halbleiterkörper angeordneten hoch dotierten vergrabenen Schicht und einer Isolationsstruktur, die in einem Graben angeordnet ist, der sich von einer Oberfläche in den Halbleiterkörper erstreckt.
  • Aufgabe der vorliegenden Erfindung ist es, eine Halbleiteranordnung mit einer vergrabenen Materialschicht zur Verfügung zu stellen.
  • Diese Aufgabe wird durch eine Halbleiteranordnung gemäß Anspruch 1 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Die Zeichnungen veranschaulichen Ausführungsbeispiele und dienen zusammen mit der Beschreibung dazu, die Grundprinzipien dieser Ausführungsbeispiele zu erläutern. Die Zeichnungen sollen dabei helfen, das Grundprinzip zu verstehen, so dass nur solche Merkmale dargestellt sind, die zum Verständnis des Grundprinzips notwendig sind. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht. Gleiche Bezugszeichen bezeichnen gleiche Merkmale mit gleicher Bedeutung.
    • 1A-1D veranschaulichen ein Ausführungsbeispiel eines Verfahrens zum Herstellen einer vergrabenen Materialschicht in einem Halbleiterkörper.
    • 2A-2B veranschaulichen ein weiteres Ausführungsbeispiel eines Verfahrens zum Herstellen einer vergrabenen Materialschicht in einem Halbleiterkörper.
    • 3 veranschaulicht ein erstes Beispiel einer Geometrie eines Grabens, der nach Verfahren gemäß der 1A-1D oder 2A-2B hergestellt wurde.
    • 4 veranschaulicht ein zweites Beispiel einer Geometrie eines Grabens, der nach Verfahren gemäß der 1A-1D oder 2A-2B hergestellt wurde.
    • 5 veranschaulicht ein drittes Beispiel einer Geometrie eines Grabens, der nach Verfahren gemäß der 1A-1D oder 2A-2B hergestellt wurde.
    • 6A-6D veranschaulichen ein weiteres Verfahren zum Herstellen einer vergrabenen Materialschicht in einem Halbleiterkörper.
    • 7A-7C veranschaulichen ein Verfahren zum Herstellen einer vergrabenen Materialschicht, das auf dem Verfahren gemäß der 6A-6D basiert, das jedoch einige Modifikationen enthält.
    • 8A-8B veranschaulichen modifizierte Verfahrensschritte für die Verfahren gemäß der 6A-6D und 7A-7C.
    • 9A-9C veranschaulichen ein modifiziertes Ausführungsbeispiel des Verfahrens gemäß der 8A-8B.
    • 10A-10D veranschaulichen ein Ausführungsbeispiel eines Verfahrens zum Herstellen einer Materialschicht, die ein Halbleitergebiet in einem Halbleiterkörper umgibt.
    • 11A-11E veranschaulichen ein weiteres Ausführungsbeispiel eines Verfahrens zum Herstellen einer Materialschicht, die ein Halbleitergebiet in einem Halbleiterkörper umgibt.
    • 12A-12G veranschaulichen ein Verfahren zum Herstellen einer Materialschicht mit einem L-förmigen Querschnitt in einem Halbleiterkörper.
  • In der nachfolgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in denen beispielhaft Ausführungsbeispiele zur Realisierung der Erfindung dargestellt sind. In diesem Zusammenhang werden richtungsbezogene Begriffe, wie „oben“, „unten“, „vorne“, „hinten“, „voranstehend“, „nachfolgend“, etc. unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet. Da Teile der Erfindung auf verschiedene Weise oder mit unterschiedlichen Ausrichtungen positioniert werden können, werden richtungsbezogene Begriffe lediglich zur Veranschaulichung verwendet und sind nicht einschränkend zu verstehen.
  • Es sei darauf hingewiesen, dass Merkmale verschiedener Ausführungsbeispiele miteinander kombiniert werden können, auch wenn dies nachfolgend nicht explizit erläutert ist.
  • 1A-1D veranschaulichen ein Beispiel eines Verfahrens zum Herstellen einer vergrabenen Materialschicht in einem Halbleiterkörper 100. Zur Veranschaulichung des Verfahrens zeigen die 1A-1D jeweils einen vertikalen Querschnitt durch den Halbleiterkörper 100. Der Halbleiterkörper 100 weist eine erste Oberfläche 101 auf, die nachfolgend auch als vordere Oberfläche oder Vorderseite bezeichnet wird, und weist eine zweite Oberfläche auf, die nachfolgend auch als rückwärtige Oberfläche oder Rückseite bezeichnet wird. Die vertikale Schnittebene verläuft senkrecht zu den ersten und zweiten Oberflächen 101, 102.
  • Bezugnehmend auf 1A beginnt das Verfahren mit Bereitstellen eines Halbleiterkörpers 100, der einen ersten Graben 10 aufweist, der sich ausgehend von der ersten Oberfläche 101 in den Halbleiterkörper 100 hinein erstreckt. Der Halbleiterkörper 100 ist ein Halbleiterkörper aus einem beliebigen Halbleitermaterial, wie z.B. Silizium (Si), Siliziumkarbid (SiC), Galliumarsenid (GaAs), etc. Der Halbleiterkörper 100 ist insbesondere ein monokristalliner Halbleiterkörper 100. Der Halbleiterkörper 100 kann eine homogene Dotierungskonzentration aufweisen oder kann unterschiedliche Halbleiterschichten 103, 104 (in gestrichelten Linien dargestellt) mit unterschiedlichen Dotierungskonzentrationen aufweisen. Ein Halbleiterkörper 100, der unterschiedlich dotierte Halbleiterschichten aufweist, kann beispielsweise erhalten werden durch Bereitstellen eines Halbleitersubstrats 103 mit einer ersten Dotierungskonzentration und durch epitaktisches Aufwachsen einer Halbleiterschicht 104 mit einer zweiten Dotierungskonzentration auf das Halbleitersubstrat 103.
  • In dem dargestellten Beispiel erstreckt sich der erste Graben 10 ausgehend von der ersten Oberfläche 101 in einer vertikalen Richtung in den Halbleiterkörper 100. Der erste Graben 10 umfasst einen Boden 11 und Seitenwände 12, 13. Die Seitenwände 12, 13 können vertikale Seitenwände sein oder können abgeschrägte Seitenwände sein. „Abgeschrägt“ bedeutet, dass die Seitenwände 12 gegenüber der vertikalen Richtung des Halbleiterkörpers geneigt sind, wobei ein Neigungswinkel zwischen den Seitenwänden 12, 13 und der vertikalen Richtung zwischen 0° und 30°, insbesondere zwischen 0° und 10°, beträgt. Die Seitenwände können eine positive oder eine negative Abschrägung (taper) besitzen, wobei in dem zuerst genannten Fall der Graben in Richtung der ersten Oberfläche 101 breiter wird, und wobei in dem als zweites genannten Fall der Graben in Richtung der ersten Oberfläche 101 enger wird. Abgeschrägte Seitenwände des ersten Grabens 10 sind unter Verwendung von strichpunktierten Linien in den Zeichnungen dargestellt.
  • Der erste Graben 10 kann unter Verwendung eines beliebigen Verfahrens zur Herstellung von Gräben in einem Halbleiterkörper hergestellt werden, wobei diese Verfahren das Herstellen einer strukturierten Maske (nicht dargestellt) auf der ersten Oberfläche 101 des Halbleiterkörpers 100 und das Ätzen des Grabens in solchen Bereichen, die nicht durch die Maske abgedeckt ist, umfassen können. Eine Tiefe d des ersten Grabens 10 beträgt beispielsweise im Bereich zwischen 100nm und 20µm, und die Breite des ersten Grabens 10 beträgt beispielsweise zwischen 50nm und 10µm. Die Tiefe d des ersten Grabens 10 ist dessen Abmessung in der vertikalen Richtung. Im Zusammenhang mit der vorliegenden Beschreibung ist die Breite w des Grabens 10 dessen kleinste laterale Abmessung. Dies wird unter Bezugnahme auf die 3 und 4 weiter unten noch im Detail erläutert.
  • Gemäß einem ersten Ausführungsbeispiel ist der in 1A dargestellte erste Graben 10 ein Graben, der direkt aus einem Graben-Herstellungsprozess resultiert, wie z.B. einem zuvor erläuterten Ätzprozess. Gemäß einem weiteren Ausführungsbeispiel werden nach Ätzen eines Grabens weitere Verfahrensschritte durchgeführt, um den in 1A dargestellten Graben 10 zu erhalten. Diese Verfahrensschritte können das teilweise Auffüllen des Grabens, der aus dem Ätzprozess resultiert, mit einer Halbleiterschicht (in gestrichelten Linien dargestellt) umfassen. Die Halbleiterschicht umfasst beispielsweise ein Material, das sich von dem Halbleitermaterial des Halbleiterkörpers 100 unterscheidet, das einen anderen Dotierungstyp besitzt oder das eine andere Dotierungskonzentration besitzt. Die Halbleiterschicht wird beispielsweise epitaktisch auf die Oberfläche des geätzten Grabens aufgewachsen. Zu Zwecken der Erläuterung sei angenommen, dass der Halbleiterkörper 100 aus Silizium besteht und eine Dotierung mit einem ersten Dotierungstyp besitzt. In diesem Fall gilt für das Halbleitermaterial der Halbleiterschicht wenigstens eine der folgenden Eigenschaften: die Halbleiterschicht besteht aus einem Halbleitermaterial, das sich von Silizium unterscheidet, wie beispielsweise aus Silizium-Germanium (SiGe); die Halbleiterschicht besitzt eine Dotierungskonzentration des ersten Dotierungstyps, die sich von der Dotierungskonzentration des Halbleiterkörpers 100 in dem Bereich um den Graben 10 unterscheidet; die Halbleiterschicht besitzt eine Dotierungskonzentration des zweiten Dotierungstyps, der komplementär zu dem ersten Dotierungstyp ist.
  • Bezugnehmend auf 1B wird eine erste Materialschicht 21 am Boden 11 des ersten Grabens 10 hergestellt. Die erste Materialschicht 21 ist beispielsweise: eine Dielektrikumsschicht, wie z.B. eine Oxidschicht; eine elektrisch isolierende Schicht; eine elektrisch leitende Schicht, wie z.B. eine Metallschicht; oder eine Halbleiterschicht, die eine andere Dotierungskonzentration aufweist als der Halbleiterkörper 100 in dem den Graben 10 umgebenden Gebiet oder die eine andere Kristallstruktur aufweist; eine Opferschicht, wie z.B. eine Karbonschicht oder eine Kohlenstoffschicht oder eine Karbidschicht.
  • Eine Oxidschicht als erste Materialschicht 21 wird beispielsweise durch Verwenden eines HDP-Abscheideprozesses hergestellt (HDP = High Density Plasma). HDP-Abscheideprozesse sind plasmaunterstützte Abscheide- oder Sputterprozesse, die allgemein bekannt sind, so dass diesbezüglich keine weiteren Erläuterungen notwendig sind. Bei einem HDP-Prozess sind die Abscheideraten für die Abscheidung eines Materials auf horizontalen Oberflächen eines Halbleiterkörpers, wie beispielsweise dem Grabenboden 11 und auf vertikalen oder im Vergleich zu der vertikalen Richtung schräg verlaufenden Oberflächen, wie beispielsweise den Seitenwänden 12, 13, unterschiedlich. Der HDP-Prozess ist insbesondere so gewählt, dass er eine höhere Abscheiderate am Boden 11 als an den Seitenwänden 12, 13 besitzt, wobei im Idealfall kein Material an den Seitenwänden 12, 13 abgeschieden wird. Wenn Material auch an den Seitenwänden 12, 13 abgeschieden wird, wird dieses Material durch einen Ätzprozess, wie beispielsweise einen isotropen Ätzprozess, von den Seitenwänden 12, 13 entfernt. Dieser Ätzprozess ätzt auch die erste Materialschicht am Boden 11. Da aufgrund der Eigenschaften des HDP-Prozesses die erste Materialschicht 21 am Boden 11 jedoch dicker ist als die Materialschicht, die an den Seitenwänden 12, 13 abgeschieden wurde, wird die Schicht an den Seitenwänden 12, 13 vollständig entfernt, bevor die erste Materialschicht 21 am Boden 11 vollständig entfernt würde. Im Ergebnis wird die in 1B dargestellte Struktur erhalten, die eine erste Materialschicht 21 am Boden 11 des ersten Grabens 10 aufweist, wobei Abschnitte der Seitenwände 12, 13 unbedeckt sind. „Unbedeckt“ bedeutet in diesem Zusammenhang, dass Abschnitte der Seitenwände 12, 13 nicht durch eine Materialschicht überdeckt sind, die das Material der ersten Materialschicht 21 aufweisen. In dem Ausführungsbeispiel gemäß 1B sind die Seitenwände 12, 13 außer in einem kleinen Abschnitt, in dem die Seitenwände 12, 13 an den Boden 11 angrenzen und in denen sich die Materialschicht am Boden 11 bis an die Seitenwände 12, 13 in lateraler Richtung erstreckt, unbedeckt.
  • Alternativ kann ein Sputter-Verfahren oder ein Dampfabscheideverfahren (vapor deposition process) für die Herstellung der ersten Materialschicht 21 verwendet werden.
  • Alternativ zur Verwendung eines HDP-Prozesses, eines Sputterprozesses oder eines Dampfabscheideprozesses kann eine Oxidschicht als erste Materialschicht 21 unter Verwendung eines thermischen Oxidationsprozesses hergestellt werden. Während des Oxidationsprozesses können die Seitenwände 12, 13 durch eine Schutzschicht (nicht dargestellt) abgedeckt sein, die den Boden 11 unbedeckt lässt. Hierdurch wird eine erste Materialschicht 21, die ein Oxid aufweist, am Boden 11 des Grabens 10, nicht jedoch an den Seitenwänden 12, 13 hergestellt. Die Schutzschicht, die die Seitenwände 12, 13 überdeckt, ist beispielsweise eine Nitridschicht. Die Schutzschicht wird beispielsweise hergestellt durch Abscheiden der Schutzschicht an der gesamten Oberfläche des Grabens 10, d.h. am Boden 11 und den Seitenwänden 12, 13, und durch nachfolgendes Entfernen der Schutzschicht vom Boden 11 des Grabens. Gemäß einem Ausführungsbeispiel wird ein anisotropes Ätzverfahren verwendet, um die Schutzschicht vom Boden 11 des Grabens 10 zu entfernen. Nach Herstellen der Materialschicht am Boden 11 des Grabens kann die Schutzschicht von den Seitenwänden 12 entfernt werden, beispielsweise unter Verwendung eines isotropen Ätzverfahrens.
  • Bezugnehmend auf 1B wird eine erste Materialschicht 21 auch auf der ersten Oberfläche 101 des Halbleiterkörpers 100 hergestellt. Diese erste Materialschicht 21 auf der ersten Oberfläche 101 wird hergestellt, wenn die erste Materialschicht 21 am Boden 11 hergestellt wird, und durch dieselben Verfahrensschritte.
  • In nachfolgenden Verfahrensschritten, deren Ergebnis in 1C dargestellt ist, wird der erste Graben 10 mit einem monokristallinen Halbleitermaterial aufgefüllt. Das Auffüllen des Grabens 10 mit dem monokristallinen Halbleitermaterial umfasst das epitaktische Aufwachsen eines Halbleitermaterials an unbedeckten Abschnitten der Seitenwände 12, 13 des ersten Grabens 10. In diesem Zusammenhang sei erwähnt, dass es nicht notwendig ist, die Seitenwände 12, 13 vollständig unbedeckt zu lassen, um den Graben 10 durch epitaktisches Aufwachsen eines Halbleitermaterials aufzufüllen. Darüber hinaus ist es auch nicht notwendig, eine der Seitenwände 12, 13 vollständig unbedeckt zu lassen. Es genügt, wenn wenigstens ein Abschnitt wenigstens einer der Seitenwände 12, 13 unbedeckt ist. Der unbedeckte Seitenwandabschnitt kann eine beliebige Geometrie besitzen.
  • Der laterale epitaktische Aufwachsprozess, der zum Auffüllen des Grabens 10 verwendet wird, führt zu einer im Wesentlichen defektfreien monokristallinen Halbleiterschicht auf der ersten Materialschicht 21. Der Epitaxieprozess ist insbesondere ein selektiver Epitaxieprozess, der auch als selektiver epitaktischer Aufwachsprozess oder SEG-Prozess (SEG = Selective Epitaxial Growth) bezeichnet wird. Bei einem selektiven Epitaxieprozess sind die Prozessparameter - wie Art des Prozessgases, Temperatur, Druck, oder Gasfluss - derart eingestellt, dass eine Halbleiterschicht selektiv auf einer ersten Oberfläche, wie z.B. auf dem Halbleitermaterial an den Seitenwänden 12, 13, aufwächst, aber nicht oder nur mit einer reduzierten Geschwindigkeit auf einer zweiten Oberfläche, wie beispielsweise auf der ersten Materialschicht 21 am Boden 11 des Grabens 10, aufwächst. Bei einem selektiven Epitaxieprozess ist die Temperatur beispielsweise unterhalb von 1050°C oder sogar unterhalb von 1000°C und ist daher etwas geringer als bei einem „herkömmlichen“ Epitaxieprozess. Das Prozessgas bei einem selektiven Epitaxieprozess umfasst einen Precursor zum Aufwachsen der Halbleiterschicht und ein Ätzgas, das die Halbleiterschicht von solchen Oberflächen ätzt, auf welchen kein epitaktisches Aufwachsen oder auf welchen ein epitaktisches Aufwachsen mit einer niedrigen Aufwachsrate gewünscht ist. Geeignete Precursor-Gase zum Aufwachsen einer Siliziumschicht sind beispielsweise Dichlorsilan, oder Trichlorsilan. Das Material, auf dem eine Halbleiterschicht nicht aufwachsen soll oder mit einer geringeren Aufwachsrate aufwachsen soll, ist beispielsweise eine Oxidschicht. Geeignete zusätzliche Prozessgase in einem solchen Prozess sind beispielsweise Chlorwasserstoffgas (HCl) oder Wasserstoff (H2). Bei einem solchen Prozess bewirkt der Precursor das Aufwachsen einer Halbleiterschicht auf einem Halbleitermaterial, wie beispielsweise auf den Seitenwänden 12, 13 des ersten Grabens 10, und auf einer ersten Materialschicht 21 am Boden 11, während das Chlorwasserstoffgas gleichzeitig die aufgewachsene Halbleiterschicht von der ersten Materialschicht 21 ätzt. Durch Einstellen der Flussrate des Ätzgases kann die Aufwachsrate auf der ersten Materialschicht 21 eingestellt werden.
  • Gemäß einem weiteren Ausführungsbeispiel werden die Oberflächen dem Precursor und dem Ätzgas nicht zur selben Zeit aufgesetzt, sondern die Oberflächen werden abwechselnd dem Precursor und dem Ätzgas ausgesetzt.
  • Am Ende dieser Verfahrensschritte ist die erste Materialschicht 21 unter der monokristallinen, epitaktisch aufgewachsenen Halbleiterschicht 31' begraben. Die Dotierungskonzentration des epitaktisch aufgewachsenen Halbleitermaterials 31' kann der Dotierungskonzentration des Halbleiterkörpers 100 in Bereichen benachbart zu den Seitenwänden 12, 13 entsprechen. Allerdings kann die Dotierungskonzentration der epitaktisch aufgewachsenen Halbleiterschicht 31' auch unterschiedlich sein zu der Dotierungskonzentration des umgebenden Halbleitermaterials. Am Ende der in 1C veranschaulichten Verfahrensschritte ist die vergrabene Schicht 21 vollständig von einem monokristallinen Halbleitermaterial umgeben, nämlich dem Material des Halbleiterkörpers 100 und dem epitaktisch aufgewachsenen Material, das das Halbleitergebiet 31' oberhalb der ersten Schicht 21 bildet.
  • In weiteren Verfahrensschritten, die optional sind und deren Ergebnis in 1D dargestellt ist, wird der Halbleiterkörper 100 im Bereich der ersten Oberfläche 101 planarisiert, wobei ein Planarisierungsschritt das Entfernen der ersten Materialschicht 22 von der ersten Oberfläche 101 umfasst. In den anhand der 1B und 1C veranschaulichten Verfahrensschritten verhindert die Materialschicht 22 an der ersten Oberfläche 101, dass Halbleitermaterial epitaktisch auf der ersten Oberfläche 101 aufwächst.
  • In dem Verfahren gemäß der 1A-1D ist die Dauer des Abscheideprozesses abhängig von der Abscheiderate und abhängig von der Grabenbreite w, d.h. die Dauer ist abhängig von dem Abstand zwischen zwei gegenüberliegenden Seitenwänden 12, 13. Bei einer gegebenen Abscheiderate r und einer gegebenen Grabenbreite w ist die Dauer des Abscheideprozesses gegeben durch das Verhältnis w/2r. Der Faktor 1/2 resultiert aus der Tatsache, dass ausgehend von zwei gegenüberliegenden Seitenwänden 12, 13 eine Epitaxieschicht mit einer Dicke von w/2 aufgewachsen werden muss, um den ersten Graben 10 vollständig aufzufüllen. Bei einem weiteren Ausführungsbeispiel (nicht dargestellt) bei dem nur eine der zwei gegenüberliegenden Seitenwände 12, 13 unbedeckt ist, beträgt die Abscheidedauer w/r. Die Abscheidedauer ist insofern relevant, da sie wesentlich zu den Kosten des Abscheideprozesses - und daher zu den Kosten des Herstellungsprozesses - beiträgt, wobei die Kosten mit zunehmender Abscheidedauer zunehmen.
  • Die Abscheiderate ist im Wesentlichen unabhängig von der Tiefe des ersten Grabens 10. Das Verfahren ist daher insbesondere geeignet zur Herstellung vergrabener Materialschichten 21, die tief in dem Halbleiterkörper 100 vergraben sind.
  • Wenn die Halbleiterschicht 31' epitaktisch auf den Seitenwänden 12, 13 des Grabens 10 aufgewachsen wird, können im schlimmsten Fall Hohlräume (voids) im Bereich der ersten Materialschicht 21 auftreten. Solche Hohlräume können allerdings vermieden oder zumindest weitgehend vermieden werden, wenn der erste Graben 10 mit abgeschrägten Seitenwänden 12, 13 hergestellt wird.
  • Die 2A-2B veranschaulichen ein Verfahren zum Herstellen einer vergrabenen ersten Materialschicht 21 in einem Halbleiterkörper 100, wobei dieses Verfahren im Vergleich zu dem anhand der 1A-1C erläuterten Verfahren modifiziert ist. Bezugnehmend auf 2A wird die erste Materialschicht 21 nur am Boden 11 des ersten Grabens 10, nicht jedoch auf der ersten Oberfläche 101 hergestellt. Gemäß einem Ausführungsbeispiel wird eine Materialschicht erst am Boden 11 des Grabens 10, wo sie die erste Materialschicht 21 bildet, und auf der ersten Oberfläche 101 des Halbleiterkörpers 100 hergestellt. Die Materialschicht auf der ersten Oberfläche 101 wird dann entfernt, wobei die erste Materialschicht 21 am Boden 11 des Grabens 21 zurückbleibt. Die Materialschicht kann von der ersten Oberfläche 101 unter Verwendung eines Ätzprozesses, wie beispielweise eines Rückätzprozesses (recess etch) entfernt werden. Gemäß einem ersten Ausführungsbeispiel ist die erste Materialschicht 21 während des Ätzprozesses unbedeckt, so dass die erste Materialschicht 21 ebenfalls leicht geätzt wird. Ein solches Verfahren ist insbesondere dann geeignet, wenn der Graben 10 ein schmaler tiefer Graben ist, d.h. ein Graben mit einem Verhältnis von d/w von mehr als 10, insbesondere von mehr als 20. Bei einem schmalen tiefen Graben wird die erste Materialschicht 21 am Boden 11 des Grabens 10 dem Ätzprozess weniger ausgesetzt, als das Material auf der ersten Oberfläche 101. Dadurch kann das Material an der ersten Oberfläche 101 vollständig entfernt werden, während die erste Materialschicht 21 (mit einer reduzierten Dicke) am Boden 11 des Grabens 10 verbleibt. Gemäß einem zweiten Ausführungsbeispiel wird eine Schutzschicht auf die erste Materialschicht 21 abgeschieden, bevor der Ätzprozess durchgeführt wird. Die Schutzschicht, die beispielsweise eine Lackschicht ist, kann die Form eines Stöpsels besitzen, der den Graben 10 auffüllt. Die Schutzschicht wird entfernt, nachdem die Materialschicht von der ersten Oberfläche 101 entfernt wurde.
  • Wenn der erste Graben 10 durch epitaktisches Aufwachsen eines Halbleitermaterials auf unbedeckten Abschnitten der Seitenwände 12. 13 aufgefüllt wird, wird Halbleitermaterial auch auf der unbedeckten ersten Oberfläche 101 aufgewachsen. Die resultierende Struktur ist in 2B dargestellt. In 2B bezeichnet das Bezugszeichen 101' die erste Oberfläche des Halbleiterkörpers 100, die aus dem Auffüllen des Grabens und dem epitaktischen Aufwachsen eines Halbleitermaterials auf der vorherigen ersten Oberfläche 101 resultiert. Optional wird ein Planarisierungsschritt durchgeführt, um die in 2B dargestellte planare Oberfläche 101' zu erhalten. Bei diesem Verfahren ist ein Abstand d' zwischen der ersten Oberfläche 101' des resultierenden Halbleiterkörpers 100 und der ersten Materialschicht 21 nicht nur abhängig von der Tiefe d des ersten Grabens 10 (vgl. 1B), sondern auch von der Abscheiderate und der Dauer des Abscheideschrittes. Dieses Verfahren ermöglicht die Herstellung tief vergrabener Schichten durch Herstellen von zunächst einem eher flachen (shallow) ersten Graben 10 und durch ein darauf folgendes Aufwachsen eines Halbleitermaterials auf die erste Oberfläche 101 und auf die Seitenwände 12, 13 des Grabens 10 bis ein gewünschter Abstand d' zwischen der ersten Materialschicht 21 und der ersten Oberfläche 101' erreicht ist.
  • Bei den in den 1A-1D und 2A-2B veranschaulichten Verfahren sind beide der in diesen Figuren dargestellten Seitenwände 12, 13 unbedeckt, so dass Halbleitermaterial epitaktisch auf beiden dieser Seitenwände aufgewachsen wird. Dies ist allerdings lediglich ein Beispiel. Um diese Verfahren durchzuführen, ist es ausreichend, wenn eine der Seitenwände des ersten Grabens 10 unbedeckt ist, oder sogar wenn nur ein Abschnitt einer Seitenwand unbedeckt ist, so dass Halbleitermaterial auf diesen unbedeckten Seitenwandabschnitt aufgewachsen werden kann.
  • In den 1B-1C und 2A ist der erste Graben 10 in der vertikalen Schnittebene dargestellt. In einer horizontalen Schnittebene A-A (die in den 1B und 2A dargestellt ist) kann der erste Graben 10 eine von mehreren unterschiedlichen Geometrien besitzen. Bezugnehmend auf 3, die einen Querschnitt durch den Halbleiterkörper 100 in der horizontalen Schnittebene A-A zeigt, kann der erste Graben 10 ein rechteckförmiger Graben mit einer Grabenlänge 1 und einer Grabenbreite w sein. Gemäß einem Beispiel ist ein Verhältnis 1/w zwischen der Grabenlänge und der Grabenbreite zwischen 1 und 108. Für 1/w = 1 besitzt der Graben 10 einen quadratischen Querschnitt in der horizontalen Schnittebene. 3 veranschaulicht ein Ausführungsbeispiel, bei dem die Grabenlänge 1 wesentlich größer ist als die Grabenbreite, d.h. 1/w>>1. Der in den 1A-1D und 2A-2B veranschaulichte Halbleiterkörper kann Teil eines Halbleiterwafers sein, der eine Vielzahl von Halbleiterkörpern aufweist. In diesem Fall kann sich der Graben 10 über den gesamten Wafer erstrecken, d.h. über eine Anzahl von verschiedenen Halbleiterkörpern. Eine maximale Länge des Grabens 10 ist dann durch den Durchmesser des Wafers gegeben.
  • Die in den 1B-1C und 2A dargestellten ersten und zweiten Seitenwände 12, 13 sind die Seitenwände, die die Grabenbreite w definieren. Die Grabenbreite w ist die kleinste Abmessung des ersten Grabens 10 in der horizontalen Ebene, wobei bei einem Graben mit einem quadratischen Querschnitt in der horizontalen Ebene die Grabenlänge 1 gleich der Grabenbreite w (1=w) ist, und wobei bei einem rechteckförmigen Graben 1>w ist. Bei einem rechteckförmigen Graben sind die Seitenwände 12, 13 langgestreckte bzw. longitudinale Seitenwände, d.h. Seitenwände, die sich in einer Längsrichtung des Grabens erstrecken.
  • Wie zuvor erläutert wurde, besitzt die Grabenbreite w einen wesentlichen Einfluss auf die Abscheidedauer. Die Bezugszeichen 14 und 15 in 3 bezeichnen Seitenwände des Grabens 10 an dessen Enden in Längsrichtung. Wenn diese Seitenwände 14, 15 während des Abscheideprozesses unbedeckt sind, wird Halbleitermaterial auch auf diesen Seitenwänden aufgewachsen. Allerdings wird das meiste Halbleitermaterial, das zum Auffüllen des Grabens 10 abgeschieden wird, auf den Seitenwänden 12, 13 abgeschieden, die sich in Längsrichtung des Grabens 10 erstrecken.
  • 4 veranschaulicht einen Querschnitt in der horizontalen Schnittebene A-A eines Halbleiterkörpers 100, der erste Gräben 10 mit einer quadratischen Geometrie oder einer annähernd quadratischen Geometrie aufweist.
  • Selbstverständlich kann mehr als eine vergrabene erste Materialschicht in dem Halbleiterkörper 100 hergestellt werden, nämlich durch Herstellen mehrerer erster Gräben 10 und durch Herstellen erster Materialschichten am Boden dieser Gräben. Dies ist in den 3 und 4 durch gestrichelte Linien dargestellt, die zusätzliche erste Gräben 10 veranschaulichen.
  • Obwohl die Gräben 10 der 3 und 4 so dargestellt sind, dass sie scharfe Ecken bzw. Kanten zwischen zwei benachbarten Seitenwänden besitzen, sei darauf hingewiesen, dass diese Ecken auch als „abgerundete“ Ecken realisiert sein können. Gemäß einem weiteren Ausführungsbeispiel können die ersten Gräben 10 in der horizontalen Schnittebene auch andere Geometrien als eine rechteckförmige Geometrie besitzen. Andere geeignete Geometrien der ersten Gräben sind: elliptisch, insbesondere kreisförmig; oder polygonal, wie beispielsweise hexagonal. Gräben mit einem elliptischen Querschnitt besitzen nur eine Seitenwand, die gekrümmt verläuft. Die zuvor erläuterten Verfahrensschritte zum Herstellen eines Grabens und zum Herstellen einer Materialschicht am Boden des Grabens sind die gleichen, wenn ein elliptischer Graben verwendet wird, wobei der einzige Unterschied darin besteht, dass ein elliptischer Graben nur eine (gekrümmte) Seitenwand zum Aufwachsen der Halbleiterschicht besitzt, so dass ein Abschnitt dieser Seitenwand unbedeckt sein muss, bevor das Halbleitermaterial epitaktisch aufgewachsen wird. In Gräben, die mehr als eine Seitenwand besitzen, kann wenigstens eine dieser Seitenwände unbedeckt bleiben, wobei wenigstens ein Abschnitt von einer dieser Seitenwände unbedeckt bleiben muss. Bei Gräben, die nur eine Seitenwand besitzen, muss ein Abschnitt dieser einen Seitenwand unbedeckt bleiben.
  • Rechteckförmige Gräben besitzen vier Seitenwände, wobei mit zunehmendem Verhältnis von 1/w der Graben hauptsächlich durch das Halbleitermaterial aufgefüllt wird, das auf die sich in Längsrichtung erstreckenden Seitenwände 12, 13 aufgewachsen wird. Hexagonale Gräben besitzen sechs Seitenwände.
  • 5 veranschaulicht einen Querschnitt in einer horizontalen Schnittebene A-A eines Halbleiterkörpers gemäß einem weiteren Beispiel. Bei diesem Beispiel besitzt der Graben 10 eine ringförmige Geometrie. In diesem Beispiel besitzt der erste Graben 10 einen Boden 11 und äußere 12 und innere 13 Seitenwände. In dem Beispiel gemäß 5 ist der Ring ein rechteckförmiger Ring mit vier äußeren 12 und vier inneren 13 Seitenwänden, wobei Ecken zwischen benachbarten Seitenwänden abgerundet (nicht dargestellt) sein können. Alternativ kann der Graben 10 auch eine beliebige andere ringförmige Geometrie besitzen, wie beispielsweise die Geometrie eines kreisförmigen Rings, eines elliptischen Rings, etc. Die in den 1B-1B und 2A dargestellten vertikalen Querschnitte des ersten Grabens 10 sind Querschnitte in den in 5 dargestellten vertikalen Schnittebene B-B.
  • Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) kann der erste Graben 10 ein langgestreckter Graben sein, der in der horizontalen Schnittebene eine meanderförmige Geometrie oder eine spiralförmige Geometrie besitzt.
  • Die 6A-6D veranschaulichen ein erstes Beispiel eines Verfahrens zum Herstellen einer durchgängigen vergrabenen Materialschicht, die eine große Fläche besitzt. Bezugnehmend auf 6A umfasst dieses Verfahren zunächst das Herstellen einer Anzahl von vergrabenen ersten Materialschichten 21 in dem Halbleiterkörper 100. Diese ersten Materialschichten 21 werden beispielsweise unter Verwendung eines der zuvor erläuterten Verfahren hergestellt. Das Herstellen dieser ersten Materialschicht 21 umfasst daher das Herstellen einer Anzahl von ersten Gräben 10, das Herstellen von ersten Materialschichten 21 am Boden der ersten Gräben 10, und das Auffüllen der ersten Gräben 10 durch epitaktisches Aufwachsen eines Halbleitermaterials an wenigstens einer unbedeckten Seitenwand jedes der Gräben 10. Die ersten Gräben 10 können eine beliebige der zuvor erläuterten Grabengeometrien besitzen. Der gegenseitige Abstand zwischen benachbarten ersten Gräben 10 kann für alle Gräben gleich sein. Dieser gegenseitige Abstand benachbarter Gräben kann jedoch auch variieren.
  • Die ersten Gräben sind in der horizontalen Richtung des Halbleiterkörpers 100 durch Mesagebiete 41 getrennt. Im Folgenden sind Mesagebiete 41 solche Gebiete des Halbleiterkörpers 100, die nach dem Herstellen der ersten Gräben 10 verbleiben.
  • Abhängig davon, ob eine erste Materialschicht auf der ersten Oberfläche 101 abgeschieden wird (vgl. 22 in 1D) oder nicht auf der ersten Oberfläche 101 abgeschieden wird (vgl. 2A) wächst Halbleitermaterial 32 auf der ersten Oberfläche 101 auf, wenn die ersten Gräben 10 aufgefüllt werden, oder wächst kein Halbleitermaterial auf der ersten Oberfläche 101 während des Abscheideprozesses auf. Die optionale Halbleiterschicht 32, die auf der ersten Oberfläche 101 aufwächst, ist in 6A in gestrichelten Linien dargestellt.
  • Bezugnehmend auf 6B werden zweite Gräben 50 hergestellt, die sich in vertikaler Richtung des Halbleiterkörpers 100 in die Mesagebiete 41 erstrecken. Diese zweiten Gräben 50 besitzen jeweils einen Boden 51 und Seitenwände. Eine Tiefe dieser zweiten Gräben 50 ist so gewählt, dass sich diese Gräben 50 wenigstens bis auf das Niveau einer oberen Oberfläche der ersten Materialschichten 21 erstrecken, sich jedoch nicht oder nur leicht bis unterhalb der ersten Materialschichten 21 erstrecken, d.h. nicht oder nur leicht bis unterhalb des Niveaus einer unteren Oberfläche der ersten Materialschichten 21. Die obere Oberfläche der Materialschichten 21 ist die Oberfläche, die im Vergleich zu den unteren Oberflächen in einer vertikalen Richtung des Halbleiterkörpers 100 näher an der ersten Oberfläche 101 des Halbleiterkörpers liegt. In diesem Zusammenhang sei erwähnt, dass die ersten Materialschichten 21 insbesondere auf demselben vertikalen Niveau des Halbleiterkörpers 100 angeordnet sind. Dies kann erreicht werden durch Herstellen der ersten Gräben 10 mit im Wesentlichen identischen Grabentiefen.
  • Bezugnehmend auf 6C werden zweite Materialschichten 23 am Boden 51 der zweiten Gräben 50 hergestellt. Gemäß einem ersten Beispiel sind die zweiten Materialschichten 23 aus demselben Material wie die ersten Materialschichten 21. Gemäß einem zweiten Beispiel sind die ersten und zweiten Materialschichten 21, 23 aus unterschiedlichen Materialien. Wenn die ersten Materialschichten 21 beispielsweise aus einem ersten dielektrischen Material bestehen, bestehen die zweiten Materialschichten 23 beispielsweise aus einem zweiten dielektrischen Material.
  • Die Verfahrensschritte zum Herstellen der zweiten Materialschichten 23 am Boden 51 der zweiten Gräben 50 können den Verfahrensschritten zum Herstellen der ersten Materialschichten 21 entsprechen, die unter Bezugnahme auf die 1A - 1D und 2A - 2B erläutert wurden.
  • Bezugnehmend auf 6D werden die zweiten Gräben 50 mit einem zweiten Halbleitermaterial 33 aufgefüllt. Das zweite Halbleitermaterial 33 wird epitaktisch auf Seitenwandabschnitten der zweiten Gräben 50 abgeschieden, bis die zweiten Gräben 50 vollständig aufgefüllt sind. In dem Beispiel gemäß der 6C und 6D werden die zweiten Materialschichten 51 nur am Boden der zweiten Gräben 50, nicht jedoch auf der ersten Oberfläche 101 des Halbleiterkörpers 100 hergestellt, so dass das Halbleitermaterial 33 nicht nur am Boden 51 der zweiten Gräben 50, sondern auch auf der ersten Oberfläche 101 oder der optionalen zweiten Halbleiterschicht 32 aufgewachsen wird.
  • In dem Ausführungsbeispiel gemäß der 6B - 6D werden die zweiten Gräben 50 so hergestellt, dass der Boden dieser Gräben 50 auf dem Niveau der unteren Oberfläche der ersten Materialschichten 21 liegt. Bei diesem Verfahren liegen die zweiten Materialschichten 23 auf demselben vertikalen Niveau des Halbleiterkörpers 100 wie die ersten Materialschichten 21. Außerdem werden bei diesem Verfahren die zweiten Gräben 50 so hergestellt, dass sie die Mesagebiete 51 vollständig entfernen, so dass die zweiten Gräben 50 die ersten Materialschichten 51 in der Nähe der Grabenböden 51 teilweise freilegen. Die zweiten Materialschichten 23, die am Boden 51 der zweiten Gräben 50 hergestellt werden, schließen sich daher an die ersten Materialschichten 21 in einer horizontalen Richtung an, so dass eine durchgängige Materialschicht hergestellt wird, die aus den ersten und zweiten Materialschichten 21, 23 besteht. Nach Auffüllen der zweiten Gräben 50 durch epitaktisches Abscheiden des Halbleitermaterials an den Seitenwänden dieser Gräben ist die Materialschicht 21, 31 unter einer monokristallinen Halbleiterschicht begraben, die aus den monokristallinen Halbleitergebieten 31, den optionalen Gebieten 32 und den Halbleitergebieten 33 besteht. Um die in 6D dargestellte planare Oberfläche zu erhalten, kann optional ein Planarisierungsschritt durchgeführt werden.
  • Die 7A-7C veranschaulichen ein weiteres Beispiel eines Verfahrens zum Herstellen einer großflächigen vergrabenen Materialschicht in einem Halbleiterkörper 100. Dieses Verfahren basiert auf dem Verfahren gemäß der 6A-6D und unterscheidet sich von diesem Verfahren dadurch, dass bei Herstellen der zweiten Materialschichten 23 am Boden der zweiten Gräben 50 Materialschichten 24 auch auf Mesagebieten hergestellt werden, die nach dem Herstellen der zweiten Gräben 50 verbleiben.
  • Bei Auffüllen der zweiten Gräben 50 durch epitaktisches Aufwachsen eines Halbleitermaterials an den Seitenwänden der zweiten Gräben 50 verhindern diese Materialschichten 24, dass Halbleitermaterial auf der ersten Oberfläche 101 aufgewachsen wird, d.h. auf den nach dem Herstellen der zweiten Gräben 50 verbleibenden Mesagebieten. 7B veranschaulicht die Halbleiteranordnung nach Auffüllen der zweiten Gräben. Das Bezugszeichen 33' in 7B bezeichnet das Halbleitergebiet, das durch epitaktisches Aufwachsen von Halbleitermaterial auf die Seitenwände der zweiten Gräben 50 resultiert.
  • Optional wird die in 7B dargestellte Halbleiteranordnung bis hinunter zu den Mesagebieten planarisiert, die nach dem Herstellen der zweiten Gräben 50 verblieben sind, wodurch die Materialschicht 24 von der ersten Oberfläche 101 entfernt wird. Das Ergebnis dieses optionalen Planarisierungsschrittes ist in 7C dargestellt. Das Bezugszeichen 33 in 7C bezeichnet das Halbleitergebiet, das aus dem Halbleitermaterial resultiert, das epitaktisch aufgewachsen wurde, um die zweiten Gräben 50 aufzufüllen.
  • In den zwei Verfahren gemäß der 6A-6D und 7A-7D werden die zweiten Gräben 50 derart hergestellt, dass die Mesagebiete 41, die nach dem Herstellen der ersten Gräben 10 verbleiben, vollständig entfernt werden. Bei diesem Verfahren müssen zweite Gräben nur einmal hergestellt werden. Dies ist allerdings lediglich ein Beispiel. Gemäß einem weiteren Ausführungsbeispiel entfernen zweite Gräben, die als erstes hergestellt werden, die Mesagebiete 41 nicht vollständig. In diesem Fall können die Verfahrensschritte zum Herstellen der zweiten Materialschichten 23 mehrmals wiederholt werden, bis die Mesagebiete 41 vollständig entfernt und durch eine Materialschicht 24 und eine die zweite Materialschicht 24 überdeckendes epitaktisch aufgewachsenes Halbleitergebiet 33 ersetzt sind.
  • Die vergrabene Materialschicht, die in den Ausführungsbeispielen gemäß der 6D und 7C aus ersten und zweiten Materialschichten 21, 23 besteht, kann so hergestellt werden, dass es sich über den gesamten Halbleiterkörper bzw. Halbleiterwafer erstreckt. Die resultierende Struktur, d.h. die Struktur mit dem Halbleiterkörper 100, den Materialschichten 21, 23 und den Epitaxieschichten 31, 33 ist vergleichbar mit einer sogenannten SOI-Struktur, wenn die Materialschichten 21, 23, 25 Dielektrikumsschichten sind. Das erläuterte Verfahren ist jedoch auch geeignet, um inselartige vergrabene Materialschichten 21, 23, herzustellen, also durchgehende Materialschichten mit den ersten und zweiten Materialschichten 21, 23, die sich jedoch nicht über den gesamten Halbleiterkörper in der horizontalen Ebene erstrecken.
  • Die 6A-6D und 7A-7B veranschaulichen den Idealfall, bei dem die zweiten Gräben 50 so hergestellt werden, dass sie nur die Mesagebiete 41 entfernen, dass sie jedoch nicht mit den ersten Materialschichten 21 in einer horizontalen Richtung überlappen. Dies erfordert jedoch eine genaue Justierung einer Maske, die zum Herstellen der zweiten Gräben 50 verwendet wird. Bezugnehmend auf 8B, die einen vertikalen Querschnitt durch den Halbleiterkörper 100 nach Herstellen der ersten Materialschichten 21 und nach Herstellen der zweiten Gräben 50 zeigt, können die zweiten Gräben 50 auch so hergestellt werden, dass sie mit den ersten Materialschichten 21 in der horizontalen Richtung überlappen. In diesem Fall kann die erste Materialschicht 21 als Ätzstop für den Prozess beim Ätzen der zweiten Gräben 50 dienen. Wie in 8A weiterhin dargestellt ist, können die zweiten Gräben 50 so hergestellt werden, dass deren Boden unterhalb des Niveaus der unteren Oberfläche der ersten Materialschicht 21 liegt. Bezugnehmend auf 8B, die die Anordnung nach Herstellen der zweiten Materialschicht 23 zeigt, können die ersten und zweiten Materialschichten 21, 23 in einer vertikalen Richtung versetzt zueinander angeordnet sein. Außerdem können die zweiten Materialschichten 23 die ersten Materialschichten 21 überlappen. Die ersten und zweiten Materialschichten 21, 23 bilden eine Materialschicht, die aufgrund dieses Überlapps eine variierende Dicke besitzt.
  • Die 9A-9C veranschaulichen modifizierte Ausführungsbeispiele des Verfahrens gemäß der 8A-8B. Bezugnehmend auf 9 werden die zweiten Gräben 50 so hergestellt, dass sie die ersten Materialschichten 21 in horizontaler Richtung überlappen. Dies ist äquivalent zu dem Verfahren gemäß der 8A-8B. Bezugnehmend auf 9B werden solche Abschnitte der ersten Materialschichten 21, die nach dem Herstellen der zweiten Gräben 50 unbedeckt sind, entfernt. Diese Abschnitte der ersten Materialschicht 21 werden beispielsweise durch einen anisotropen Ätzprozess entfernt.
  • Bezugnehmend auf 9C werden in nächsten Verfahrensschritten die zweiten Materialschichten 23 am Boden der zweiten Gräben 50 hergestellt. Bei der in 9C dargestellten Struktur gibt es keinen Überlapp zwischen ersten und zweiten Materialschichten 21, 23, weil die unbedeckten Abschnitte der ersten Materialschichten 21 vor dem Herstellen der zweiten Materialschichten 23 entfernt wurden.
  • Wie bei dem Verfahren gemäß der 8A-8B können die zweiten Gräben 50 derart hergestellt werden, dass deren Boden 51 unterhalb des Niveaus der unteren Oberfläche der ersten Materialschichten 21 liegt. Folglich können die ersten und zweiten Materialschichten 21, 23 in einer vertikalen Richtung versetzt zueinander angeordnet sein. Der Versatz wird definiert durch den Abstand zwischen dem unteren Ende der ersten Materialschicht 21 und dem Boden 51 der zweiten Gräben 50. Dieser Versatz ist insbesondere so gewählt, dass er geringer ist als eine Dicke der zweiten Materialschichten 23, so dass sich die ersten und zweiten Materialschichten 21, 23 trotz dieses Versatzes in lateraler Richtung aneinander anschließen und so eine durchgehende vergrabene Materialschicht bilden.
  • Die 10A-10D veranschaulichen ein Verfahren zum Herstellen eines monokristallinen Halbleitergebiets in einem Halbleiterkörper, das in dem Halbleiterkörper von einer Materialschicht, wie beispielsweise einer Dielektrikumsschicht umgeben ist. Das monokristalline Halbleitergebiet, das durch eine Dielektrikumsschicht oder eine Isolationsschicht umgeben ist - d.h. das von anderen Halbleitergebieten des Halbleiterkörpers 100 durch eine Dielektrikumsschicht oder eine Isolationsschicht getrennt ist - kann zur Herstellung von integrierten Halbleiterbauelementen oder von Teilen von integrierten Halbleiterbauelementen genutzt werden, die von anderen Halbleiterbauelementen oder anderen Teilen von Halbleiterbauelementen, die in dem Halbleiterkörper 100 integriert sind, getrennt bzw. isoliert sind. Gemäß einem Ausführungsbeispiel sind ein Leistungstransistor, wie z.B. ein vertikaler DMOS- Transistor, und eine Treiberschaltung des Leistungstransistors in einem gemeinsamen Halbleiterkörper integriert, wobei Bauelemente der Treiberschaltung in solch einer isolierenden Wanne angeordnet sind und mit dem Ansteueranschluss bzw. Gateanschluss des Leistungstransistors über Leitungsverbindungen verbunden sind.
  • Bezugnehmend auf 10A wird eine vergrabene Materialschicht 20 in dem Halbleiterkörper 100 hergestellt. Die vergrabene Schicht 20 ist beispielsweise eine erste Material schicht 21, wie beispielsweise die unter Bezugnahme auf die 1A-1D und 2 erläuterte erste Materialschicht, oder ist beispielsweise eine Schicht, die eine Anzahl von ersten und zweiten Materialschichten aufweist, wie beispielsweise die ersten und zweiten Materialschichten 21, 23, die unter Bezugnahme auf die 6 bis 9 erläutert wurden.
  • Die vergrabene Materialschicht 20 ist beabstandet zu der ersten Oberfläche 101 angeordnet, wobei eine monokristalline Halbleiterschicht zwischen der vergrabenen Materialschicht 20 und der ersten Oberfläche 101 angeordnet ist. Außerdem schließt sich eine monokristalline Halbleiterschicht an die vergrabene Materialschicht in einer lateralen Richtung des Halbleiterkörpers 100 an, d.h. die vergrabene Schicht 20 erstreckt sich nicht bis an einen Rand (nicht dargestellt) des Halbleiterkörpers 100 in der lateralen Richtung.
  • Bezugnehmend auf 10A verläuft die vergrabene Materialschicht 20 im Wesentlichen parallel zu der ersten Oberfläche 101. Die vergrabene Materialschicht 20 ist beispielsweise eine Dielektrikumsschicht.
  • Bezugnehmend auf die 10B und 10C wird ein ringförmiger Graben 61 in dem Halbleiterkörper 100 hergestellt. Der ringförmige Graben 61 erstreckt sich in einer vertikalen Richtung des Halbleiterkörpers 100 von der ersten Oberfläche 101 bis an die erste Materialschicht 21.
  • Bezugnehmend auf 10D wird eine Materialschicht 60 in dem ringförmigen Graben 61 hergestellt. Die Materialschicht 60 ist beispielsweise eine Oxidschicht, die durch thermische Oxidation hergestellt wird. Die ringförmige Materialschicht 60 erstreckt sich in dem Halbleiterkörper 100 bis hinunter zu der ersten Materialschicht 21. Die durch die erste Schicht 21 und die ringförmige Schicht 60 gebildete Materialschicht umschließt das Halbleitergebiet vollständig, das oberhalb der ersten Materialschicht 21 und innerhalb der ringförmigen Materialschicht 60 liegt. Bezugnehmend auf 10A-10D kann das Halbleitergebiet, das vollständig durch die Materialschicht 21, 60 umgeben ist, ein Halbleitergebiet 31 sein, das bei Auffüllen der Gräben hergestellt wurde, die vor Herstellen der ersten Materialschicht 21 hergestellt wurden.
  • Bei dem Verfahren gemäß der 10A - 10D ist die Materialschicht 21, die sich an das umgrenzte Halbleitergebiet in vertikaler Richtung anschließt, aus einer ersten Materialschicht 21 gebildet. Anstatt jedoch nur eine erste Materialschicht 21 zu verwenden, kann auch eine vergrabene Schicht verwendet werden, die mehrere erste und zweite Materialschichten 21, 22 aufweist (vgl. 6D und 7C).
  • Die 11A-11E veranschaulichen ein weiteres Verfahren zum Herstellen eines Halbleitergebiets eines Halbleiterkörpers, das vollständig von einer Materialschicht umgeben ist. Bei diesem Verfahren (vgl. 11A und 11B) wird eine ringförmige Materialschicht 70 in dem Halbleiterkörper 100 erzeugt, die insbesondere eine Dielektrikumsschicht oder eine elektrisch isolierende Schicht ist. Diese Materialschicht 70 ist in einer vertikalen Schnittebene, die in 11A veranschaulicht ist, L-förmig. L-förmig bedeutet, dass die Materialschicht 70 einen ersten Abschnitt 701 aufweist, der sich ausgehend von der ersten Oberfläche 101 in vertikaler Richtung erstreckt, und einen zweiten Abschnitt 702 aufweist, der sich an den ersten Abschnitt 701 anschließt und der sich in horizontaler Richtung erstreckt. Der erste Abschnitt 701 kann gegenüber der vertikalen Richtung geneigt sein, und der zweite Abschnitt 702 kann gegenüber der horizontalen Richtung geneigt sein.
  • Bezugnehmend auf die 11C-11E wird die erste Materialschicht 21 hergestellt durch Herstellen eines ersten Grabens 10 (vgl. 11C), der sich in vertikaler Richtung bis zu den zweiten Abschnitten 702 der Materialschicht 70 erstreckt. In der horizontalen Richtung schließt sich dieser Graben 70 an die zweiten Abschnitte 702 an und überlappt diese zweiten Abschnitte 702 (nicht dargestellt). 11C zeigt den Graben in der vertikalen Schnittebene, und 11D zeigt den Graben in der horizontalen Schnittebene C-C.
  • Am Boden des ersten Grabens 10 wird die erste Materialschicht 21 hergestellt. Nach dem Herstellen der ersten Materialschicht 21 wird der erste Graben 10 aufgefüllt durch epitaktisches Aufwachsen eines Halbleitermaterials an wenigstens einer der Seitenwände 12, 13 des ersten Grabens 10. Die erste Materialschicht 21 schließt sich an den horizontalen zweiten Abschnitt 702 der Materialschicht 70 an, so dass die Materialschicht 70 in die erste Materialschicht 21 ein Halbleitergebiet des Halbleiterkörpers 100 vollständig umschließen.
  • Ein Verfahren zum Herstellen der L-förmigen Materialschicht 70 wird nachfolgend unter Bezugnahme auf die 12A bis 12G erläutert. Bezugnehmend auf die 12A und 12B die einen vertikalen Querschnitt und einen horizontalen Querschnitt durch den Halbleiterkörper 100 zeigen, wird ein ringförmiger Graben 81 hergestellt, der sich ausgehend von der ersten Oberfläche 101 in vertikaler Richtung in den Halbleiterkörper hinein erstreckt. Der Graben 81 wird beispielsweise durch einen Ätzprozess unter Verwendung einer Maske, die auf die erste Oberfläche 101 aufgebracht wird, hergestellt. Die Maske 71 ist beispielsweise eine strukturierte Oxid-Hartmaske. Nach Ätzen des Grabens 81 bleibt die Maske auf der ersten Oberfläche 101 des Halbleiterkörpers 100. Bezugnehmend auf 12C wird eine Materialschicht 72' am Boden und den Seitenwänden des Grabens 81 hergestellt. Die Schicht 72' ist beispielsweise eine Dielektrikumsschicht, insbesondere eine Oxidschicht. Die Schicht 72' kann unter Verwendung eines Abscheideprozesses hergestellt werden. Eine Oxidschicht 72' kann unter Verwendung eines thermischen Oxidationsprozesses hergestellt werden.
  • Bezugnehmend auf 12D wird die Schicht 72' vom Boden des Grabens 81 entfernt, wobei die Materialschicht 72 an den Seitenwänden verbleibt. Zusätzlich wird nachfolgend eine Schutzschicht 91 auf die Halbleiterstruktur mit dem Halbleiterkörper 100 und den darin angeordneten Gräben 81 aufgebracht, wobei die Schutzschicht die Maskenschicht 71 auf der ersten Oberfläche 101 und die Materialschichten 72 an den Seitenwänden überdeckt. Die Schutzschicht 91 kann mit einer Schichtdicke hergestellt werden, die größer ist als 50% der Breite des Grabens 81, der nach dem Herstellen der Materialschicht 72 verbleibt. In diesem Fall wird - wie in 12C dargestellt ist - der Graben 81 vollständig mit der Schutzschicht 91 aufgefüllt. Die Dicke der abgeschiedenen Schutzschicht kann auch geringer sein als die zuvor genannten 50% der Breite des verbleibenden Grabens. In diesem Fall verbleibt ein Restgraben (nicht dargestellt) nach dem Abscheiden der Schutzschicht 91.
  • Die Schutzschicht 91 besteht bei einem Ausführungsbeispiel aus einem Material, das bezüglich der Maskenschicht 71 und der Materialschichten 72 selektiv geätzt werden kann. In diesem Zusammenhang bedeutet „selektives Ätzen“, dass die Fremdschichten 71, 72 durch ein Ätzmittel geätzt werden können, das die Schutzschicht 91 nicht ätzt oder wesentlich weniger ätzt als die Schichten 71, 72. Die Schutzschicht 71 besteht beispielsweise aus Karbon oder Kohlenstoff und kann mittels eines CVD-Prozesses (CVD = Chemical Vapor Deposition) durch Pyrolyse von Methan (CH4) hergestellt werden. Während der Pyrolyse entsteht aus dem Methan eine feste Schicht aus Karbon oder Kohlenstoff (C), die die Schutzschicht 301 bildet, und flüchtiger Wasserstoff (H2). Die Materialschichten 71, 72, die beispielsweise aus einem Oxid, wie z.B. Siliziumdioxid, bestehen, können selektiv zu einer solchen Schutzschicht 91 aus Karbon oder Kohlenstoff geätzt werden, und zwar beispielsweise unter Verwendung einer Lösung, die Flusssäure und/oder Ammoniumfluorid enthält.
  • Bezugnehmend auf 12E werden die Materialschichten 72 von den inneren Seitenwänden des ringförmigen Grabens 81 entfernt. Zu diesem Zweck wird die Schutzschicht 91 oberhalb der ersten Oberfläche 101 des Halbleiterkörpers 100 derart strukturiert, dass die Schutzschicht 91 eine Öffnung oberhalb der inneren Oberflächen des Grabens 81 enthält. Bezugnehmend auf 12C kann die Öffnung 92 in einer lateralen Richtung versetzt zu den inneren Seitenwänden angeordnet sein. Die Öffnung 92 wird beispielsweise unter Verwendung einer strukturierten Maske (nicht dargestellt) hergestellt. Die Maske besitzt eine Öffnung in dem Bereich, in dem die Öffnung 92 der Schutzschicht 91 hergestellt werden soll, und ermöglicht so, dass die Schutzschicht 91 selektiv in dem Bereich geätzt werden kann, in dem die Öffnung 92 hergestellt werden soll. Die Maske besteht beispielsweise aus einem Oxid, wie z.B. SiO2, oder einem Nitrid (wie beispielsweise Si3N4) und kann beispielsweise unter Verwendung eines CVD oder PECVD-Prozesses (PECVD = Plasma Enhanced Chemical Vapor Deposition) hergestellt werden. Wenn eine Kohlenstoffschicht als Schutzschicht 91 verwendet wird, wird die Öffnung 92 beispielsweise unter Verwendung eines Sauerstoffplasmaprozesses oder unter Verwendung eines thermischen Prozesses in einer Sauerstoff enthaltenden oder Ozon enthaltenden Umgebung hergestellt. Bei Verwendung dieser Prozesse wird die Kohlenstoffschicht in Kohlendioxid (CO2) gewandelt und dadurch entfernt. Die Maskenschicht wird durch diese Prozesse nicht angegriffen und schützt dadurch die Gebiete der Karbon- oder Kohlenstoffschicht 91, die nicht entfernt werden sollen. Während dieser Prozesse kann ein teilweises Unterschneiden der Maskenschicht 91 auftreten, obwohl dies in den Figuren nicht explizit dargestellt ist. Ein Vorteil der Verwendung einer Karbon- oder Kohlenstoffschicht als Schutzschicht ist, dass diese unter Verwendung der zuvor erläuterten Prozesse entfernt werden kann, ohne dass Rückstände bleiben, und mit hohen Ätzraten von 300nm/min oder mehr.
  • Zum Entfernen der Schicht 72 von den inneren Seitenwänden über die Öffnung 92, die in der Schutzschicht 91 hergestellt wurde, wird die Materialschicht 72 einem Ätzmaterial ausgesetzt, das die Materialschicht 72 selektiv zu der Schutzschicht 91 und dem Halbleiterkörper 100 ätzt. Bei Verwendung von Silizium als Material für den Halbleiterkörper, einer Karbon- oder Kohlenstoffschicht als Schutzschicht 91 und einer Siliziumoxidschicht als Fremdmaterialschicht, ist das Ätzmaterial beispielsweise eine Lösung, die Flusssäure oder Ammoniumfluorid enthält. Wenn die Öffnung 92 der Schutzschicht 91 versetzt zu der inneren Seitenwand in einer lateralen Richtung des Halbleiterkörpers 100 angeordnet ist, entfernt das Ätzmaterial zunächst den Abschnitt der Maskenschicht 71, der direkt auf der ersten Oberfläche 101 angeordnet ist, bevor das Material an der inneren Seitenwand geätzt wird.
  • Die erläuterten Ätzmaterialien besitzen jeweils eine hohe Selektivität bezüglich einer Karbon- oder Kohlenstoffschicht als Schutzschicht 301 und einem Halbleiterkörper 100 aus Silizium, das bedeutet, dass sie eine hohe Ätzrate bezüglich der Schichten 71, 72 und nur eine niedrige Ätzrate bezüglich des Halbleiterkörpers 100 und der Schutzschicht 91 besitzen. Ein Verhältnis der Ätzrate der Materialschichten 71, 72 zur Ätzrate des Halbleiterkörpers 100 liegt beispielsweise im Bereich von 500:1 bis zu 10.000:1 oder höher. Bei einer Variante des erläuterten Verfahrens ist vorgesehen, die Selektivität des Ätzmaterials bezüglich des Materials des Halbleiterkörpers 100 zu verringern. Bei den zuvor erläuterten Lösungen, die Flusssäure oder Ammoniumfluorid enthalten, kann dies beispielsweise dadurch erreicht werden, dass Salpetersäure hinzugefügt wird. Ergebnis dieser Reduktion der Ätzselektivität ist, dass während des Ätzprozesses der Halbleiterkörper 100 auch im Bereich der zweiten Seitenwand 12 geätzt wird, was im Ergebnis dazu führt, dass eine Seitenwand bezüglich der vertikalen geneigt bzw. abgeschrägt verläuft. Eine derart abgeschrägte Seitenwand erleichtert ein späteres Auffüllen des Grabens mit einem Halbleitermaterial durch epitaktisches Aufwachsen einer Halbleiterschicht.
  • Nach Entfernen der Materialschicht 72 von der inneren Seitenwand wird die Schutzschicht 91 entfernt und eine weitere Materialschicht wird am Boden des Grabens 81 hergestellt. Das Herstellen der Materialschicht 73 kann beispielsweise ein beliebiges der Verfahren umfassen, die unter Bezugnahme auf die 1A-1D und 2A-2B erläutert wurden.
  • Bezugnehmend auf 12F wird der Graben 81 dann durch epitaktisches Aufwachsen eines Halbleitermaterials auf die inneren Seitenwände aufgefüllt. Die Schicht 71 auf der ersten Oberfläche 101 verhindert, dass Halbleitermaterial auf der ersten Oberfläche 101 aufwächst.
  • Schließlich wird die Anordnung mit dem Halbleiterkörper 100 und der Maskenschicht 71 auf der ersten Oberfläche 101 bis hinunter zu der ersten Oberfläche 101 planarisiert, um dadurch die Maskenschicht 71 zu entfernen. Das Ergebnis hiervon ist in 12G dargestellt. Bezugnehmend auf 12G bilden die Schicht 72 an den äußeren Oberflächen des früheren Grabens 81 und die Schicht 71 am Boden des früheren Grabens 81 zusammen die L-förmige Schicht (70 in den 10A, 10B), die teilweise die Materialschicht bildet, die das Halbleitergebiet vollständig umgibt. Die Schichten 72, 73 sind insbesondere Schichten aus demselben Material, wie beispielsweise einem Oxid.
  • Gemäß einem Ausführungsbeispiel werden die Schichten 72, 73, die unter Verwendung der Verfahrensschritte gemäß der 12A-12G hergestellt wurden, entfernt, wie beispielsweise durch einen Ätzprozess, und werden durch eine andere Materialschicht ersetzt, wie beispielsweise durch ein thermisches Oxid.
  • Einige Aspekte der vorliegenden Beschreibung sind nachfolgend zusammengefasst.
    1. 1. Verfahren zum Herstellen einer vergrabenen Materialschicht in einem Halbleiterkörper 100, wobei das Verfahren aufweist: Bereitstellen eines Halbleiterkörpers 100 mit einer ersten Oberflächen 101 und mit wenigstens einem ersten Graben 10, der sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstreckt, wobei der wenigstens eine erste Graben 10 einen Boden 11 und wenigstens eine Seitenwand 12, 13 aufweist; Herstellen einer ersten Materialschicht 21 am Boden 11 des wenigstens einen Grabens 10, wobei die Materialschicht 21 wenigstens einen Abschnitt wenigstens einer Seitenwand 12, 13 unbedeckt lässt; Auffüllen des wenigstens einen ersten Grabens 10 durch epitaktisches Aufwachsen eines Halbleitermaterials auf den wenigstens einen unbedeckten Abschnitt der Seitenwand 12, 13.
    2. 2. Verfahren nach Punkt 1, bei dem die erste Materialschicht 21 eine elektrisch isolierende Schicht oder eine elektrisch leitende Schicht ist.
    3. 3. Verfahren nach Punkt 2, bei dem die elektrisch isolierende Schicht eine Oxidschicht, eine Nitridschicht, eine Oxy-Nitrid-Schicht, oder ein Stapel mit einem oder mehrerer dieser Materialien ist.
    4. 4. Verfahren nach Punkt 2, bei dem die elektrisch leitende Schicht eine Metallschicht, eine Karbidschicht, eine Silizidschicht, eine dotierte Halbleiterschicht oder ein Stapel aus einem oder mehreren dieser Materialien ist.
    5. 5. Verfahren nach einem der vorangehenden Punkte, bei dem das Herstellen der ersten Materialschicht 21 am Boden 11 des wenigstens einen Grabens aufweist: Abscheiden der ersten Materialschicht 21 am Boden 11 des Grabens 10 unter Verwendung eines Abscheideprozesses.
    6. 6. Verfahren nach Punkt 5, das weiterhin aufweist: Abscheiden der ersten Materialschicht 21 auf der wenigstens einen Seitenwand 12, 13; Entfernen der ersten Materialschicht 21 von dem wenigstens einen Abschnitt der wenigstens einen Seitenwand 12, 13 vor Auffüllen des wenigstens einen Grabens 10, um dadurch den wenigstens einen unbedeckten Seitenwandabschnitt zu erhalten.
    7. 7. Verfahren nach Punkt 5 oder 6, bei dem der Abscheideprozess so gewählt ist, dass er eine höhere Abscheiderate am Boden 11 des wenigstens einen Grabens 10 als an der wenigstens einen Seitenwand 12, 13 besitzt.
    8. 8. Verfahren nach Punkt 7, bei dem der Abscheideprozess ein HDP-Prozess, ein Sputterprozess oder ein chemischer Dampfabscheideprozess ist.
    9. 9. Verfahren nach einem der vorangehenden Punkte, bei dem das Herstellen der ersten Materialschicht 21 am Boden 11 des wenigstens einen Grabens 10 umfasst, die erste Oberfläche 101 unbedeckt zu lassen, und bei dem das Halbleitermaterial auf der ersten Oberfläche 101 während des Schritts des Auffüllens des wenigstens einen ersten Grabens 10 aufgewachsen wird.
    10. 10. Verfahren nach einem der Punkte 1 bis 8, das weiterhin aufweist: Herstellen einer ersten Materialschicht 22 auf der ersten Oberfläche 101 während dem Herstellen der ersten Materialschicht am Boden 11 des wenigstens einen ersten Grabens 10, wobei die Materialschicht 22 auf der ersten Oberfläche 101 verhindert, dass beim Auffüllen des wenigstens einen ersten Grabens 10 Halbleitermaterial auf der ersten Oberfläche 101 aufwächst; Entfernen der Materialschicht 22 von der ersten Oberfläche 101 nach dem Auffüllen des wenigstens einen ersten Grabens 10.
    11. 11. Verfahren nach einem der vorangehenden Punkte, bei dem die wenigstens eine Seitenwand 12, 13 des wenigstens einen ersten Grabens 10 abgeschrägt verläuft.
    12. 12. Verfahren nach Punkt 11, bei dem ein Abschrägungswinkel zwischen 0° und 30° oder zwischen 0° und 10° beträgt.
    13. 13. Verfahren nach einem der vorangehenden Punkte, das weiterhin aufweist: Herstellen einer Vielzahl von ersten Gräben 10, wobei die Gräben 10 beabstandet zueinander angeordnet und durch Mesagebiete 41 voneinander getrennt sind; nach Auffüllen der ersten Gräben 10: a) Herstellen von zweiten Gräben 50 in den Mesagebieten 41 wenigstens einmal, wobei die zweiten Gräben 50 sich ausgehend von der ersten Oberfläche 101 in vertikaler Richtung in den Halbleiterkörper 100 hinein erstrecken, wobei die zweiten Gräben 50 jeweils einen Boden 51 und wenigstens eine Seitenwand aufweisen; b) Herstellen von zweiten Materialschichten 23 am Boden 51 der zweiten Gräben 50, wobei die zweiten Materialschichten 23 wenigstens einen Abschnitt wenigstens einer Seitenwand jedes der zweiten Gräben 50 unbedeckt lassen; c) Auffüllen der zweiten Gräben 50 durch epitaktisches Aufwachsen eines Halbleitermaterials auf wenigstens einen unbedeckten Seitenwandabschnitt jedes zweiten Grabens 5.
    14. 14. Verfahren nach Punkt 13, bei dem die Verfahrensschritte a) bis c) wiederholt werden, bis die Mesagebiete 41, die nach dem Herstellen der ersten Gräben 10 verbleiben, durch Herstellen der zweiten Gräben 50 vollständig entfernt sind 15 und durch das epitaktische aufgewachsene Halbleitermaterial ersetzt sind.
    15. 15. Verfahren nach Anspruch 13 oder 14, bei dem die ersten oder zweiten Materialschichten aus demselben Material bestehen.
    16. 16. Verfahren nach einem der Punkte 13 bis 15, bei dem der Boden 51 der zweiten Grüben 50 in vertikaler Richtung zwischen dem Niveau einer oberen Oberfläche der ersten Materialschichten 21 und unterhalb des Niveaus einer unteren Oberfläche der ersten Materialschicht 21 liegt.
    17. 17. Verfahren nach einem der Punkte 13 bis 16, bei dem die zweiten Gräben 50 so hergestellt werden, dass sie die ersten Materialschichten 21 in einer lateralen Richtung des Halbleiterkörpers 100 überlappen.
    18. 18. Verfahren nach Punkt 17, bei dem die zweiten Gräben 50 geätzt werden und bei dem die ersten Materialschichten 51 beim Herstellen der zweiten Gräben 50 als Ätzstop dienen.
    19. 19. Verfahren nach einem der vorangehenden Punkte, bei dem der wenigstens eine erste Graben 10 in einer horizontalen Ebene eine der folgenden Geometrien besitzt: eine rechteckförmige Geometrie, eine elliptische Geometrie, eine kreisförmige Geometrie, eine polygonale Geometrie, eine hexagonale Geometrie, eine ringförmige Geometrie, eine meanderförmige Geometrie, eine spiralförmige Geometrie.
    20. 20. Halbleiteranordnung, die aufweist: einen Halbleiterkörper 100 mit einer ersten Oberfläche 101; eine vergrabene Materialschicht 21 in dem Halbleiterkörper 100; wobei die vergrabene Materialschicht 21 beabstandet zu der ersten Oberfläche 101 angeordnet ist, wobei ein monokristallines Halbleitermaterial zwischen der Materialschicht 21 und der ersten Oberfläche 101 angeordnet ist und wobei ein monokristallines Halbleitermaterial sich an die Materialschicht 21 in lateraler Richtung des Halbleiterkörpers 100 anschließt.
    21. 21. Halbleiteranordnung nach Punkt 20, bei dem die erste Materialschicht 21 im Wesentlichen parallel zu der ersten Oberfläche 101 verläuft.
    22. 22. Halbleiteranordnung nach Punkt 20 oder 21, bei dem die Materialschicht eine Dielektrikumsschicht ist.
    23. 23. Halbleiteranordnung nach Punkt 20 oder 21, bei dem die Materialschicht eine Anzahl von ersten und zweiten Materialschichten 21, 23 umfasst, die nebeneinander in der lateralen Richtung des Halbleiterkörpers 100 angeordnet sind.
    24. 24. Halbleiteranordnung nach einem der Punkte 21 bis 23, die weiterhin aufweist: eine weitere Materialschicht, die sich an die Materialschicht anschließt und die sich in einer vertikalen Richtung erstreckt.
    25. 25. Halbleiteranordnung nach Punkt 24, bei dem sich die weitere Materialschicht bis an die erste Oberfläche 101 er streckt und ein Halbleitergebiet zwischen der Materialschicht und der ersten Oberfläche 101 vollständig umgibt.

Claims (8)

  1. Halbleiteranordnung, die aufweist: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) ; eine vergrabene Materialschicht (21, 23) in dem Halbleiterkörper (100); wobei die vergrabene Materialschicht (21, 23) in einer vertikalen Richtung des Halbleiterkörpers (100) beabstandet zu der ersten Oberfläche (101) angeordnet ist, wobei ein monokristallines Halbleitermaterial zwischen der vergrabenen Materialschicht (21, 23) und der ersten Oberfläche (101) angeordnet ist, wobei die vergrabene Materialschicht (21, 23) eine durchgängige Materialschicht (21, 23) ist, die eine Anzahl von ersten Materialschichten (21) und zweiten Materialschichten (23) aufweist, wobei die zweiten Materialschichten (23) in einer lateralen Richtung des Halbleiterkörpers (100) neben den ersten Materialschichten (21) angeordnet sind, und wobei die vergrabene Materialschicht (21, 23) eine der folgenden ist: eine Dielektrikumsschicht; eine elektrisch isolierende Schicht; eine Karbonschicht; eine Kohlenstoffschicht; eine Karbidschicht.
  2. Halbleiteranordnung nach Anspruch 1, bei der die ersten Materialschichten (21) und die zweiten Materialschichten in der lateralen Richtung abwechselnd angeordnet sind.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, bei der die zweiten Materialschichten (23) in der vertikalen Richtung des Halbleiterkörpers (100) versetzt zu den ersten Materialschichten (21) angeordnet sind.
  4. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die zweiten Materialschichten (23) die ersten Halbleiterschichten derart überlappen, dass Abschnitte der zweiten Materialschichten (23) in einer vertikalen Richtung des Halbleiterkörpers (100) an die ersten Materialschichten (21) angrenzen.
  5. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die vergrabene Materialschicht (21, 23) im Wesentlichen parallel zu der ersten Oberfläche (101) verläuft.
  6. Halbleiteranordnung nach einem der vorangehenden Ansprüche, die weiterhin aufweist: eine weitere Materialschicht (70), die sich an die vergrabene Materialschicht anschließt und die sich in einer vertikalen Richtung des Halbleiterkörpers (100) erstreckt.
  7. Halbleiteranordnung nach Anspruch 6, bei dem sich die weitere Materialschicht (70) bis an die erste Oberfläche (101) erstreckt und ein Halbleitergebiet zwischen der vergrabenen Materialschicht und der ersten Oberfläche (101) vollständig umgibt.
  8. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die zweiten Materialschichten (23) aus einem anderen Material als die ersten Materialschichten (21) bestehen.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147883A1 (en) 2009-12-23 2011-06-23 Infineon Technologies Austria Ag Semiconductor body with a buried material layer and method
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
US9679774B2 (en) * 2014-03-18 2017-06-13 Infineon Technologies Ag Method for removing crystal originated particles from a crystalline silicon body
US9330959B2 (en) * 2014-04-13 2016-05-03 Texas Instruments Incorporated Isolated semiconductor layer in bulk wafer by localized silicon epitaxial seed formation
US9553145B2 (en) * 2014-09-03 2017-01-24 Globalfoundries Inc. Lateral bipolar junction transistors on a silicon-on-insulator substrate with a thin device layer thickness
US9875926B2 (en) 2015-11-29 2018-01-23 Infineon Technologies Ag Substrates with buried isolation layers and methods of formation thereof
US10325804B2 (en) 2016-08-05 2019-06-18 Infineon Technologies Ag Method of wafer thinning and realizing backside metal structures
US9960076B2 (en) 2016-08-05 2018-05-01 Infineon Technologies Ag Devices with backside metal structures and methods of formation thereof
DE102016124207B4 (de) 2016-12-13 2023-04-27 Infineon Technologies Ag Verfahren zur bildung vergrabener isolierungsgebiete

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040053439A1 (en) * 2002-09-17 2004-03-18 Infineon Technologies North America Corp. Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits
DE102006015132A1 (de) * 2006-03-31 2007-10-11 Infineon Technologies Ag Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung
DE102006029701A1 (de) * 2006-06-28 2008-01-03 Infineon Technologies Ag Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE102009010196A1 (de) * 2008-04-01 2009-10-15 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zu deren Herstellung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2629636B1 (fr) * 1988-04-05 1990-11-16 Thomson Csf Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant
US6500257B1 (en) * 1998-04-17 2002-12-31 Agilent Technologies, Inc. Epitaxial material grown laterally within a trench and method for producing same
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
US6355497B1 (en) * 2000-01-18 2002-03-12 Xerox Corporation Removable large area, low defect density films for led and laser diode growth
JP2002261392A (ja) * 2001-02-27 2002-09-13 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物系半導体の形成方法
US7947569B2 (en) * 2008-06-30 2011-05-24 Infineon Technologies Austria Ag Method for producing a semiconductor including a foreign material layer
US20110147883A1 (en) 2009-12-23 2011-06-23 Infineon Technologies Austria Ag Semiconductor body with a buried material layer and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040053439A1 (en) * 2002-09-17 2004-03-18 Infineon Technologies North America Corp. Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits
DE102006015132A1 (de) * 2006-03-31 2007-10-11 Infineon Technologies Ag Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung
DE102006029701A1 (de) * 2006-06-28 2008-01-03 Infineon Technologies Ag Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE102009010196A1 (de) * 2008-04-01 2009-10-15 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zu deren Herstellung

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