DE102006015132A1 - Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung - Google Patents

Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE102006015132A1
DE102006015132A1 DE102006015132A DE102006015132A DE102006015132A1 DE 102006015132 A1 DE102006015132 A1 DE 102006015132A1 DE 102006015132 A DE102006015132 A DE 102006015132A DE 102006015132 A DE102006015132 A DE 102006015132A DE 102006015132 A1 DE102006015132 A1 DE 102006015132A1
Authority
DE
Germany
Prior art keywords
bays
semiconductor
buried layer
bay
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102006015132A
Other languages
English (en)
Inventor
Werner Schwetlick
Walter Dr. Hartner
Reinhard Gottinger
Dietrich Dr. Bonart
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102006015132A priority Critical patent/DE102006015132A1/de
Publication of DE102006015132A1 publication Critical patent/DE102006015132A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Abstract

Die Erfindung betrifft eine Halbleiterstruktur, welche ein Halbleitersubstrat, eine hochdotierte vergrabene Schicht, die wenigstens in Teilen des Halbleitersubstrats ausgebildet ist, eine einkristalline Halbleiterschicht ("Epischicht"), die auf dem Halbleitersubstrat und der vergrabenen Schicht angeordnet ist, eine Mehrzahl von von einer Oberfläche der Halbleiterschicht bis zur vergrabenen Schicht reichenden niederohmigen Kontakten in Form von Diffusionsgebieten ("Sinker-Kontakte") und eine von der Oberfläche der Epischicht bis in das Halbleitersubstrat reichende, laterale Bereiche der Halbleiterstruktur elektrisch isolierende Tiefgrabenisolierung umfasst und sich dadurch auszeichnet, dass die Tiefgrabenisolierung in Aufsicht einen Buchten formenden mäanderförmigen Verlauf hat, wobei jeweils einer der Sinker-Kontakte in einer der Buchten angeordnet ist. Des Weiteren betrifft die Erfindung ein Verfahren zur Herstellung einer solchen Halbleiterstruktur.

Description

  • Die vorliegende Erfindung liegt auf dem Gebiet der Halbleiterbauelemente und betrifft insbesondere eine Halbleiterstruktur mit Sinker-Kontakten, die eine vergrabenene Schicht kontaktieren, sowie ein Verfahren zur Herstellung der Halbleiterstruktur.
  • In den heute gängigen Smart Power Technologie (SPT)-Produkten, welche die Funktionalität von CMOS-, Bipolar- und DMOS-Bauteilen in sich vereinigen, werden unterschiedliche Schaltungselemente auf einem Halbleiterchip beispielsweise mittels einer Diffusionsisolierung voneinander elektrisch isoliert. Um eine solche Diffusionsisolierung herzustellen, werden gewöhnlich durch eine maskierte Implantation geeignete Dotierstoffe in den Halbleiter eingebracht, welche durch anschließendes Tempern elektrisch aktiviert werden müssen. Um als Isolierung wirken zu können, muss das erzeugte Dotiergebiet vom Leitungstyp des Substrats bzw. der darauf aufgebrachten einkristallinen Epischicht verschieden sein. So wird beispielsweise ein p-dotiertes Dotiergebiet in einem n-dotierten Substrat bzw. Epischicht erzeugt.
  • Um elektrische Schaltungselement zu isolieren, ist, neben der Diffusionsisolierung, die Formung einer Grabensisolation bekannt, bei welcher von der Epischicht bis zum Halbleitersubstrat reichende tiefe Gräben ("deep trenches") geätzt werden, die anschließend mit einem isolierenden Material (beispielsweise Siliziumdioxid) verfüllt werden. Solche Grabenisolationen umrahmen gewöhnlich die Halbleiterbauelemente bzw. lateralen Bereiche, in denen eine Mehrzahl von solchen Halbleiterbauelementen beherbergt sind, um diese elektrisch voneinander zu isolieren.
  • Manche integrierte Schaltungen mit Schaltungselementen, wie Bipolar- und DMOS-Transistoren, welche auch in SPT-Produkten eingesetzt werden, verwenden eine hochdotierte vergrabene Schicht ("buried layer") als Kollektor- oder Draingebiet. Um für die Transistoren einen niederohmigen Kontakt zur vergrabenen Schicht herzustellen, werden bis zur vergrabenen Schicht reichende Diffusionsgebiet ("Sinker-Kontakte") erzeugt. Die Herstellung eines solchen Sinker-Kontakts erfolgt in analoger Weise zur Herstellung einer Diffusionsisolierung, also gewönlich durch Implantation geeigneter Dotierstoffe und Tempern, wobei das Tempern dazu dient, die Dotierstoffe in die Epischicht einzutreiben bis diese die vergrabene Schicht erreichen und zur elekrischen Aktivierung der Dotierstoffe. Die Dotierstoffe sind hierbei so gewählt, dass die Sinker-Kontakte eine Dotierung vom gleichen Leitungstyp wie die vergrabene Schicht haben, während die Dotierung zum Leitungstyp der Epi-Schicht verschieden ist, um zu erreichen, dass die Sinker-Kontakte gegenüber der Epischicht elektrisch isoliert sind.
  • Nun ist es im Zuge einer fortschreitende Miniaturisierung von integrierten Schaltungen erforderlich, dass die Schaltungselemente, insbesondere Transistoren, mit einem immer weiter verringerten Relativabstand angeordnet werden. In dieser Hinsicht nachteilig beim Herstellen einer Diffusionsisolierung oder eines Sinker-Kontakts zur Kontaktierung einer vergrabenen Schicht ist insbesondere die Tatsache, dass beim Tempern stets eine laterale Ausdiffusion der Dotierstoffe erfolgt, so dass der Platzbedarf vergleichsweise hoch ist. Zudem muss die Diffusionsisolierung zur Erzielung einer ausreichenden Spannungsfestigkeit die Ausbildung einer Raumladungszone mit einer genügenden lateralen Abmessung ermöglichen, so dass in der Umgebung des Diffusionsgebiets ausreichend Platz vorgehalten werden muss.
  • Demzufolge wäre es wünschenswert, über eine Halbleiterstruktur, sowie ein Verfahren zu deren Herstellung zu verfügen, welche gegenüber herkömmlichen integrierten Schaltungen eine weitere Miniaturisierung zulässt.
  • Diese Aufgabe wird nach dem Vorschlag der Erfindung durch eine Halbleiterstruktur bzw. ein Verfahren zu deren Herstellung mit den Merkmalen der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.
  • Erfindungsgemäß ist eine Halbleiterstruktur gezeigt, welche in herkömmlicher Weise ein Halbleitersubstrat und eine hochdotierte vergrabene Schicht, die wenigstens in Teilen des Halbleitersubstrats ausgebildet ist, aufweist. Die hochdotierte vergrabene Schicht kann als Kollektor- oder Draingebiet von Bipolar- oder Feldeffekttransistoren, insbesondere Leistungstransistoren dienen. Auf dem Halbleitersubstrat und der vergrabenen Schicht ist eine einkristalline Halbleiterschicht (Epischicht) angeordnet, die gewöhnlich mittels Molekularstrahlepitaxie abgeschieden wird.
  • Weiterhin weist die Halbleiterstruktur eine Mehrzahl von, von einer Oberfläche der Halbleiterschicht bis zur vergrabenen Schicht reichenden, niederohmigen Kontakten in Form von Diffusionsgebieten ("Sinker-Kontakte") auf, welche einen elektrischen Anschluss zur vergrabenen Schicht schaffen. Die Sinker-Kontakte sind jeweils jeweils einem Halbleiterbauelement, insbesondere Leistungstransistor, der Halbleiterstruktur verbindbar.
  • Darüber hinaus ist eine von der Oberfläche der Epischicht bis in das Halbleitersubstrat reichende, laterale Bereiche der Halbleiterstruktur elektrisch isolierende Tiefgrabenisolierung vorgesehen, wobei auf beiden Seiten der Tiefgrabenisolierung die Halbleiterbauelemente, insbesondere Leistungstransistoren, ausgebildet werden können.
  • Die erfindungsgemäße Halbleiterstruktur zeichnet sich nun in wesentlicher Weise dadurch aus, dass die Tiefgrabenisolierung in deren Aufsicht einen Buchten formenden, mäanderförmigen Verlauf hat, wobei jeweis einer der Sinker-Kontakte in einer der Buchten angeordnet ist. Mit anderen Worten, jeder Sinker-Kontakt, welcher innerhalb einer Bucht der Tiefgrabenisolierung angeordnet ist, ist auf drei seiner Seiten von der Tiefgrabenisolierung umgeben.
  • Erfindungsgemäß ist es somit möglich, dass die Halbleiterbauelemente, welche den Sinker-Kontakten jeweils zugeordnet werden können und sich auf beiden Seiten der Tiefgrabenisolierung befinden, näher an der Tiefgrabenisolierung angeordnet werden können, so dass die Halbleiterstruktur insgesamt kompakter ausgeführt werden kann. Insbesondere bei Leistungstransistoren als Halbleiterbauelemente zeichnet sich die alternierende Kontaktierung der vergrabenen Schicht durch die Sinker-Kontakte in vorteilhafter Weise durch eine großflächige und homogene Stromversorgung der Leistungstransistoren aus.
  • Bei einer vorteilhaften Ausgestaltung der erfindungsgemäßen Halbleiterstruktur ist jede Bucht der Tiefgrabenisolierung, und somit der darin befindliche Sinker-Kontakt, durch einen weiteren Buchtisolationsgraben von angrenzenden Gebieten der Epischicht elektrisch isoliert. Um eine elektrische Isolation des Sinker-Kontakts von den angrenzenden Gebieten der Epischicht zu erreichen, ist der Buchtisolationsgraben mit einem isolierenden Material, wie Siliziumdioxid, verfüllt. Jedoch kann auch jedes andere, geeignete isolierende Material verwendet werden.
  • Durch die Buchtisolationsgräben kann somit in vorteilhafter Weise eine räumliche Eingrenzung eines jeden Sinker-Kontakts auf vier Raumseiten erreicht werden, da bei der Herstellung des Sinker-Kontakts die Dotierstoffe beim Eintreiben in die Epischicht nur bis zur Tiefgrabenisolierung bzw. zum Bucht isolationsgraben diffundieren können. Durch die den Sinker-Kontakt umgebebende Grabenisolierung, bestehend aus Tiefgrabenisolierung und Buchtisolationsgraben, kann ein Sinker-Kontakt mit gewünschten Abmessungen realisiert werden.
  • Im Unterschied zu einer herkömmlichen Diffusionsisolierung erübrigt sich zum Erzielen einer genügenden Spannungsfestigkeit ausreichend Platz zur Ausbildung einer Raumladungszone in der Umgebung des Sinker-Kontakts vorzuhalten.
  • Bezüglich des Buchtisolationsgrabens genügt es, dass eine Ausdiffusion der Dotierstoffe aus dem Sinker-Kontakt in die umliegenden dotierten Gebiete der Epischicht so weit verhindert wird, dass die elektrischen Eigenschaften der umliegenden dotierten Gebiete bzw. die Spannungsfestigkeit der Isolation nicht wesentlich beeinträchtigt werden. Beispielsweise soll sich der Zahlenwert einer elektrischen Eigenschaft durch die Ausdiffusion der Dotierstoffe um nicht mehr als 20%, vorzugsweise nicht mehr als 10%, ändern. Eine gewisse geringe Ausdiffusion der Dotierstoffe aus dem Sinker-Kontakt in die umliegenden dotierten Gebiete der Epischicht ist somit unschädlich.
  • Gleichwohl kann es vorteilhaft sein, wenn die Buchtisolationsgräben wenigstens bis zur vergrabenen Schicht reichen, um eine Ausdiffusion der Dotierstoffe des Sinker-Kontakts in die umliegenden Gebiete der Epischicht oder eine Verringerung der Spannungsfestigkeit gänzlich zu vermeiden. Die Buchtisolationsgräben können hierbei in die vergrabene Schicht eintauchen, jedoch nur so weit, dass elektrische Eigenschaften der vergrabenen Schicht nicht wesentlich beeinträchtigt sind. Ein Teil eines Buchtisolationsgrabens kann die vergrabene Schicht auch durchtrennen, wobei die vergrabene Schicht an der gewünschten Kontaktstelle nicht vollständig durchtrennt werden darf.
  • Weiterhin ist erfindungsgemäß ein Verfahren zur Herstellung einer Halbleiterstruktur mit einer, durch Sinker-Kontakte kontaktierten, vergrabenen Schicht gezeigt, welches die folgenden Schritte umfasst:
    • a) Bereitstellen eines Halbleiter-Schichtstapels, der ein Halbleitersubstrat, eine hochdotierte vergrabene Schicht (buried layer), die wenigstens in Teilen des Halbleitersubstrats ausgebildet ist, und eine auf dem Halbleitersubstrat und der vergrabenen Schicht angeordnete einkristalline Halbleiterschicht umfasst;
    • b) Herstellen einer laterale Bereiche des Halbleitersubstrats elektrisch isolierenden, bis in das Halbleitersubstrat reichenden Tiefgrabenisolierung mit einem in Aufsicht mäandeförmigen Verlauf, durch welchen Buchten definiert sind;
    • c) Herstellen von Diffusionsgebieten (Sinker-Kontakte) innerhalb der Buchten, was in herkömmlicher Weise beispielsweise durch maskierte Implantation von geeigneten Dotierstoffen und anschließendes Tempern erfolgen kann.
  • Bei eine vorteilhaften Augestaltung des erfindungsgemäßen Verfahrens werden vor dem obigen Schritt c) Buchtisolationsgräben hergestellt, welche die Buchten der Tiefgrabenisolierung von angrenzenden Gebieten der Epischicht elektrisch isolieren.
  • Bei einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens werden die Gräben der Tiefgrabenisolierung und die Buchtisolationsgräben in einem gleichen Ätzschritt hergestellt. Die Tiefe der Buchisolationsgräben lässt sich hierbei vorteilhaft über die Grabenbreite vorgeben.
  • Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Zeichnungen genommen wird. Es zeigen:
  • 1 eine Aufsicht von oben auf eine erste Ausführungsform der erfindungsgemäßen Halbleiterstruktur;
  • 2 eine Aufsicht von oben auf eine weitere Ausführungsform der erfindungsgemäßen Halbleiterstruktur;
  • 3 einen vertikalen Schnitt gemäß der Schnittlinie I-I der Ausführungsform von 2;
  • 4 ein Diagramm zur Veranschaulichung des Zusammenhangs zwischen Grabentiefe T und Grabenbreite W beim Ätzen eines Isolationsgrabens.
  • Gleiche bzw. gleichwirkende Elemente sind in den Figuren mit gleichen Bezugszahlen bezeichnet.
  • Es wird Bezug auf die 1, 2 und 3 genommen, worin zwei verschiedene Ausführungsbeispiele der erfindungsgemäßen Halbleiterstruktur dargestellt sind, wobei Figur eine Aufsicht auf eine erste Ausführungsform und die 2 und 3 eine Auf- und Schnittansicht (gemäß Linie I-I von 2) einer zweiten Ausführungsform zeigen.
  • Demnach umfasst eine erfindungsgemäße Halbleiterstruktur ein nicht näher dargestelltes Halbleitersubstrat 1, beispielsweise n-dotiertes Silizium, welches mit einer, beispielsweise p-hochdotierten, vergrabenen Schicht 2 versehen ist. Auf dem Halbleitersubstrat 1 und der vergrabenen Schicht 2 ist eine einkristalline Halbleiterschicht (Epischicht) 6 angeordnet, welche in den Figuren nicht näher dargestellt ist.
  • In der Epischicht 6 sind von der Oberfläche 7 der Epischicht 6 bis zur vergrabenen Schicht 2 reichende niederohmige Sinker-Kontakte 3 in Form von (beispielsweise p-dotierten) Diffusionsgebieten geformt. Die Sinker-Kontakte 3 sind in Auf sicht jeweils durch ein Quadrat lediglich schematisch angedeutet. Die vergrabene Schicht 2 dient etwa als Kollektor- oder Drain-Gebiet von Bipolar- oder DMOS-Transistoren.
  • Weiterhin ist eine von der Oberfläche 7 der Epischicht 6 bis zum Halbleitersubstrat 1 reichende Tiefgrabenisolierung 4 ausgebildet, welche dazu dient, die vergrabene Schicht 2 nutzende Halbleiterbauelemente, wie Bipolar- oder DMOS-Transistoren, elektrisch zu isolieren. Die Tiefgrabenisolierung 4 hat in Aufsicht einen mäanderförmigen Verlauf und formt hierbei Buchten 8, in denen jeweils ein Sinker-Kontakt 3 angeordnet ist. Auf beiden Seiten der Tiefgrabenisolierung 4 befinden sich jeweils Halbleiterbauelemente, wie Leistungstransistoren. Jeder Sinker-Kontakt 3 dient hierbei zur Kontaktierung eines dieser Halbleiterbauelemente.
  • Es werden nun die Unterschiede der beiden in den 1, 2 und 3 dargestellten und ansonsten gleichen Ausführungsformen erläutert.
  • In der in 1 gezeigten Ausführungsform der erfindungsgemäßen Halbleiterstruktur sind die Buchten 8 jeweils auf einer Seite hin offen, wodurch die in den Buchten 8 enthaltenden Sinker-Kontakte 3 jeweils lediglich auf 3 Seiten von einer Grabenisolierung, nämlich der Tiefgrabenisolierung 4, umgeben sind. Eine Ausdiffusion eines Sinker-Kontakts 3 bei seiner Herstellung zur offenen Seite seiner zugehörigen Bucht 8 hin ist somit möglich. In 1 ist durch die dargestellten Pfeile die Richtung angegeben, auf welcher Seite der Tiefgrabenisolierung 4 sich das zu einem jeweiligen Sinker-Kontakt 3 gehörende Halbleiterbauelement befindet.
  • In der in 2 gezeigten Ausführungsform der erfindungsgemäßen Halbleiterstruktur, in der die Kontaktierung der Halbleiterbauelemente durch die Sinker-Kontakte 3 in der gleichen Weise erfolgt wie in 1, sind die Buchten 8 jeweils durch einen Buchtisolationsgraben 5 verschlossen, d. h. die in den Buchten 8 befindlichen Sinker-Kontakte 3 sind auf vier Seiten von einer Grabenisolation umgeben und somit von der umgebenden Epischicht vollständig elektrisch isoliert. Genauer ist jeder Sinker-Kontakt 3 auf drei Seiten von dem Graben der Tiefgrabenisolierung 4 und auf seiner vierten Seite von dem Buchtisolationsgraben 5 begrenzt. Wie insbesondere 3 entnommen werden kann, reicht ein jeder Buchtisolationsgraben 5 von der Oberfläche 7 der Epischicht 6 bis zur vergrabenen Schicht 2 ohne diese zu durchtrennen. Jeder Buchtisolationsgraben 5 ist hierbei in Kontakt mit dem Graben der Tiefgrabenisolation 4 und formt gemeinsam mit diesen einen Isolationsrahmen um den Sinker-Kontakt 3.
  • Mithilfe des den Sinker-Kontakt 3 umgebenden Isolationsrahmens kann somit der Sinker-Kontakt in einfacher Weise durch Einbringen von Dotierstoffen in die Epischicht 6, beispielsweise mittels maskierter Implantation, und anschließendem Eintreiben der Dotierstoffe in die Epischicht und deren elektrische Aktivierung mittels Tempern hergestellt werden, ohne hierbei eine Ausdiffusion der Dotierstoffe und damit einher gehend laterale Verbreiterung des Sinker-Kontakts in Kauf nehmen zu müssen. Die eingebrachten Dotierstoffe können lediglich bis zum Isolationsrahmen diffundieren.
  • Wie aus 4, einem Diagramm zur Veranschaulichung des Zusammenhangs zwischen Grabentiefe T und Grabenbreite W beim Ätzen eines Isolationsgrabens ersichtlich ist, kann durch Wahl einer geeigneten Breite des zu ätzenden Grabens eine gewünschte Tiefe erzielt werden. In dem in den 1, 2 und 3 gezeigten Ausführungsbeispiel hat die Tiefgrabenisolierung eine Breite von ca. 2 μm, während jeder Buchtisolationsgraben lediglich eine Breite von ca. 0,7 μm hat. Während der breitere Graben der Tiefgrabenisolierung die vergrabene Schicht 2 durchtrennt, reicht der engere Buchtisolationsgraben lediglich bis zur vergrabenen Schicht, ohne diese zu durchtrennen. Durch eine geeignete Wahl der Grabenbreite der jeweiligen Gräben können somit die Tiefgrabenisolierung und die Bucht isolationsgräben in einem gemeinsamen Ätzschritt hergestellt werden. Die Gräben werden anschließend mit einem isolierenden Material, wie Siliziumdioxid, verfüllt.
    • 1
    Halbleitersubstrat
    2
    Vergrabene Schicht
    3
    Sinker-Kontakt
    4
    Tiefgrabenisolierung
    5
    Buchtisolationsgraben
    6
    Epischicht
    7
    Oberfläche
    8
    Bucht

Claims (7)

  1. Halbleiterstruktur, welche umfasst: – ein Halbleitersubstrat (1), – eine hochdotierte vergrabene Schicht (2), die wenigstens in Teilen des Halbleitersubstrats ausgebildet ist, – eine einkristalline Halbleiterschicht ("Epischicht") (6), die auf dem Halbleitersubstrat und der vergrabenen Schicht angeordnet ist, – eine Mehrzahl von von einer Oberfläche (7) der Halbleiterschicht bis zur vergrabenen Schicht reichenden niederohmigen Kontakten (3) in Form von Diffusionsgebieten ("Sinker-Kontakte"), und – eine von der Oberfläche (7) der Epischicht (6) bis in das Halbleitersubstrat reichende, laterale Bereiche der Halbleiterstruktur elektrisch isolierende Tiefgrabenisolierung (4), dadurch gekennzeichnet, dass die Tiefgrabenisolierung (4) in Aufsicht einen Buchten (8) formenden mäanderförmigen Verlauf hat, wobei jeweis einer der Sinker-Kontakte (3) in einer der Buchten (8) angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, dass jede Bucht (8) der Tiefgrabenisolierung (4) durch einen Buchtisolationsgraben (5) von angrenzenden Gebieten der Epischicht (6) elektrisch isoliert ist.
  3. Halbleiterstruktur nach 2, dadurch gekennzeichnet, dass die Buchtisolationsgräben (5) wenigstens bis zur vergrabenen Schicht (2) reichen.
  4. Halbleiterstruktur nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Tiefgrabenisolierung (4) eine größere Grabenbreite hat als ein Buchtisolationsgraben (5).
  5. Verfahren zur Herstellung einer Halbleiterstruktur nach Anspruch 1, welches die folgenden Schritte umfasst: – Bereitstellen eines Halbleiter-Schichtstapels, der ein Halbleitersubstrat (1), eine hochdotierte vergrabene Schicht (2), die wenigstens in Teilen des Halbleitersubstrats ausgebildet ist, und eine auf dem Halbleitersubstrat und der vergrabenen Schicht angeordnete einkristalline Halbleiterschicht (6) umfasst; – Herstellen einer laterale Bereiche des Halbleitersubstrats elektrisch isolierenden, bis in das Halbleitersubstrat reichenden Tiefgrabenisolierung (4) mit einem in Aufsicht mäanderförmigen Verlauf, durch welchen Buchten (8) definiert sind; – Herstellen von von einer Oberfläche (7) der Halbleiterschicht bis zur vergrabenen Schicht reichenden niederohmigen Kontakten (3) in Form von Diffusionsgebieten (3) ("Sinker-Kontakte") innerhalb der Buchten (8).
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass vor dem Herstellen der Sinker-Kontakte (3) die Buchten (8) der Tiefgrabenisolierung (4) von angrenzenden Gebieten der Epischicht (6) elektrisch isolierende Buchtisolationsgräben (5) hergestellt werden.
  7. Halbleiterstruktur nach Anspruch 6, dadurch gekennzeichnet, dass die Gräben der Tiefgrabenisolierung (4) und die Buchtisolationsgräben (5) in einem gleichen Ätzschritt hergestellt werden.
DE102006015132A 2006-03-31 2006-03-31 Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung Ceased DE102006015132A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102006015132A DE102006015132A1 (de) 2006-03-31 2006-03-31 Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006015132A DE102006015132A1 (de) 2006-03-31 2006-03-31 Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung

Publications (1)

Publication Number Publication Date
DE102006015132A1 true DE102006015132A1 (de) 2007-10-11

Family

ID=38513205

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006015132A Ceased DE102006015132A1 (de) 2006-03-31 2006-03-31 Halbleiterstruktur mit Sinker-Kontakten und Verfahren zu deren Herstellung

Country Status (1)

Country Link
DE (1) DE102006015132A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010064604B3 (de) * 2009-12-23 2019-10-31 Infineon Technologies Austria Ag Halbleiteranordnung mit einer vergrabenen Materialschicht

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4256514A (en) * 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
US5146304A (en) * 1988-12-22 1992-09-08 Honeywell Inc. Self-aligned semiconductor device
US5187109A (en) * 1991-07-19 1993-02-16 International Business Machines Corporation Lateral bipolar transistor and method of making the same
US5614750A (en) * 1995-06-29 1997-03-25 Northern Telecom Limited Buried layer contact for an integrated circuit structure
US20020160562A1 (en) * 2001-04-30 2002-10-31 Babcock Jeffrey A. Integrated process for high voltage and high performance silicon-on-insulator bipolar devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4256514A (en) * 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
US5146304A (en) * 1988-12-22 1992-09-08 Honeywell Inc. Self-aligned semiconductor device
US5187109A (en) * 1991-07-19 1993-02-16 International Business Machines Corporation Lateral bipolar transistor and method of making the same
US5614750A (en) * 1995-06-29 1997-03-25 Northern Telecom Limited Buried layer contact for an integrated circuit structure
US20020160562A1 (en) * 2001-04-30 2002-10-31 Babcock Jeffrey A. Integrated process for high voltage and high performance silicon-on-insulator bipolar devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010064604B3 (de) * 2009-12-23 2019-10-31 Infineon Technologies Austria Ag Halbleiteranordnung mit einer vergrabenen Materialschicht

Similar Documents

Publication Publication Date Title
DE112006001169B4 (de) Verfahren zur Herstellung eines SOI-Bauelements
DE102011087845B4 (de) Laterales transistorbauelement und verfahren zu dessen herstellung
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE69735349T2 (de) Graben-dmos-transistor mit leichtdotierter wanne
DE19949364A1 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
DE102012205742B4 (de) Vertikale Halbleiteranordnung und Verfahren zur Herstellung
DE102008018865A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102006030631B4 (de) Halbleiterbauelementanordnung mit einem Leistungsbauelement und einem Logikbauelement
DE102018124708B4 (de) Schaltelement und Verfahren zum Herstellen desselben
DE102007054222B4 (de) Halbleiterbauteil mit Trench-Transistoren und Verfahren zur Herstellung eines solchen Bauteils
DE102006029701B4 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE112018003459T5 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE102004063946B4 (de) Transistoranordnungen mit einer in einem Trennungstrench angeordneten Elektrode
DE112015001756T5 (de) Halbleitervorrichtung mit isoliertem Gate und Verfahren zur Herstellung der Halbleitervorrichtung mit isoliertem Gate
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe
EP1631990B1 (de) Herstellungsverfahren für einen feldeffekttransistor
DE102015109538B3 (de) Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung
DE102021201635A1 (de) Halbleitervorrichtung mit Vertikalem DMOS und Herstellungsverfahren derselben
DE112013005837T5 (de) Halbleitervorrichtung mit einem vertikalen Mosfet mit Super-Junction-Struktur und Verfahren zur Herstellung davon
DE112010005265B4 (de) Verfahren zur Herstellung eines Verarmungsmodus-DMOS-Transistors
DE10361715A1 (de) Verfahren zur Erzeugung eines Übergangsbereichs zwischen einem Trench und einem den Trench umgebenden Halbleitergebiet

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection