DE112017000914B4 - Verfahren zur Herstellung eines Halbleiterbauelements mit Wrap-Around-Kontakt - Google Patents

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Abstract

Verfahren (100) zum Ausbilden eines Wrap-Around-Kontakts, aufweisend:
Ausbilden (110) einer Mehrzahl von ersten Halbleiterschichten (204) auf einer Mehrzahl von Finnenstrukturen (212);
Ausbilden einer Mehrzahl von zweiten Halbleiterschichten (206) abwechselnd mit der Mehrzahl von ersten Halbleiterschichten;
Ausbilden (120) eines Opfergates (216) auf der Mehrzahl von ersten Halbleiterschichten;
Ausbilden (130) einer Epitaxieschicht (222) auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand (203s) der Mehrzahl von zweiten Halbleiterschichten;
Ausbilden einer Opferschicht (224) auf der Epitaxieschicht;
Ausbilden einer Auskleidungsschicht (226) auf der Opferschicht;
Ausbilden einer Oxidschicht (228) auf der Auskleidungsschicht;
Polieren der Oxidschicht;
Ausbilden (140; 1640) einer Gatestruktur (230) durch Ersetzen des Opfergates und der Mehrzahl von ersten Halbleiterschichten durch eine Metallschicht;
Ätzen der Oxidschicht und der Auskleidungsschicht zum Freilegen der Opferschicht;
selektives Ätzen der Opferschicht zum Freilegen der Epitaxieschicht; und
Ausbilden (150) eines Wrap-Around-Kontakts (236) auf der Epitaxieschicht.

Description

  • HINTERGRUND DER ERFINDUNG
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einem Wrap-Around-Kontakt (umhüllenden Kontakt) und insbesondere einen Wrap-Around-Kontakt, der einen verbesserten Kontaktwiderstand bieten kann.
  • STAND DER TECHNIK
  • Der Fin-Feldeffekttransistor (FinFET) ist ein häufiger Bestandteil von integrierten Halbleiterschaltungen (ICs) geworden. In einem FinFET wird der Kanal durch eine vertikale Halbleiterfinne gebildet und eine Gateelektrode ist um die Finne angeordnet und umhüllt diese.
  • In FinFETs werden, wie bei anderen Formen von Transistoren, Kontakte verwendet, die auf der Source, dem Drain und dem Gate des Transistors ausgebildet werden, um den Transistor mit anderen Komponenten des Halbleiter-ICs zu verbinden. Um sicherzustellen, dass der IC zuverlässig ist und die gewünschten Leistungsmerkmale hat, ist es wichtig, den Kontaktwiderstand der Kontakte zu verringern.
  • Bei einem FinFET-Bauelement nach dem Stand der Technik wird eine rautenförmige Epitaxieschicht auf der Finne ausgebildet und ein Wrap-Around-Kontakt wird um die rautenförmige Epitaxieschicht herum ausgebildet. Der Wrap-Around-Kontakt kann dadurch den Kontaktwiderstand in dem FinFET durch Erhöhen der Silicidgrenzfläche verringern.
  • Daher besteht in der Technik ein Bedarf, das oben erwähnte Problem zu lösen.
  • Die US 2015 / 0 325 648 A1 betrifft Nanodrahtstrukturen mit nicht-diskreten Source- und Drain-Bereichen. Eine Halbleitervorrichtung beinhaltet eine Vielzahl von vertikal gestapelten Nanodrähten, die auf einem Substrat angeordnet sind. Jeder der Nanodrähte beinhaltet einen diskreten Kanalbereich, der im Nanodraht angeordnet ist. Ein Gate-Elektrode-Stapel umgibt die Vielzahl von vertikal gestapelten Nanodrähten. Ein Paar nicht-diskreter Source- und Drain-Bereiche angrenzt an die diskreten Kanalbereiche der Vielzahl von vertikal gestapelten Nanodrähten.
  • KURZDARSTELLUNG
  • Unter einem ersten Gesichtspunkt sieht die vorliegende Erfindung ein Verfahren zum Ausbilden eines Wrap-Around-Kontakts vor, aufweisend die Merkmale des Anspruchs 1.
  • Im Hinblick auf die vorstehenden und andere Probleme, Nachteile und Fehler der vorstehend erwähnten herkömmlichen Bauelemente und Verfahren ist ein beispielhafter Aspekt der vorliegenden Erfindung auf ein Verfahren zur Herstellung eines Halbleiterbauelements gerichtet, das einen Wrap-Around-Kontakt enthält, der gegenüber herkömmlichen Bauelementen einen verbesserten Kontaktwiderstand aufweisen kann.
  • Ein beispielhafter Aspekt der vorliegenden Erfindung ist auf ein Verfahren zum Ausbilden eines Wrap-Around-Kontakts gerichtet, beinhaltend die Merkmale des Anspruchs 11.
  • Mit ihren einzigartigen und neuartigen Merkmalen stellt die vorliegende Erfindung ein Halbleiterbauelement mit einem Wrap-Around-Kontakt bereit, das gegenüber herkömmlichen Bauelementen einen verbesserten Kontaktwiderstand aufweisen kann.
  • Figurenliste
  • Die vorstehenden und andere Aufgaben, Aspekte und Vorteile werden besser aus der folgenden detaillierten Beschreibung der Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen verstanden, in denen:
    • 1 ein Verfahren 100 zum Ausbilden eines Wrap-Around-Kontakts gemäß einem beispielhaften Aspekt von einem Teil der vorliegenden Erfindung zeigt;
    • 2A eine Ansicht durch die Gatestruktur beim Ausbilden einer Mehrzahl von Halbleiterschichten 203 auf einem Substrat 202 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 2B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen und entlang des Querschnitts A-A in 2A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 3A eine Ansicht durch die Gatestruktur beim Ätzen des Substrats 202 und der ersten und der zweiten Halbleiterschichten 204, 206 zum Ausbilden von Finnenstrukturen 212 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 3B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 3A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 4A eine Ansicht durch die Gatestruktur beim Ausbilden eines flachen Grabenisolationsbereichs (STI-Bereichs) 214 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 4B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 4A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 5A eine Ansicht durch die Gatestruktur bei dem Freilegen der Finnenstrukturen 212 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 5B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 5A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 6A eine Ansicht durch die Gatestruktur beim Ausbilden des Opfergates 216 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 6B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 6A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 7A eine Ansicht durch die Gatestruktur beim Ausbilden von Abstandshaltern 220 auf dem Opfergate 216 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 7B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 7A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 8A eine Ansicht durch die Gatestruktur beim Ausbilden der Epitaxieschicht 222 auf den Halbleiterschichten 203 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 8B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 8A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 9A eine Ansicht durch die Gatestruktur beim Durchführen von Poly-öffnendem CMP (POC) in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 9B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 9A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 10A eine Ansicht durch die Gatestruktur beim Ätzen des Opfergates 216 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 10B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 10A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 11A eine Ansicht durch die Gatestruktur beim Ausbilden der Gatestruktur 230 (z.B. der Mehrzahl von Gatestrukturen 230) in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 11B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 11A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 12A eine Ansicht durch die Gatestruktur beim Absenken der Gatestruktur 230 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 12B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 12A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 13A eine Ansicht durch die Gatestruktur beim Ätzen der Oxidschicht 228 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 13B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 13A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 14A eine Ansicht durch die Gatestruktur beim Ätzen der Opferschicht 224 (z.B. undotiertem Germanium) in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 14B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 14A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 15A eine Ansicht durch die Gatestruktur beim Ausbilden des Wrap-Around-Kontakts 236 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 15B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 15A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 16 ein Verfahren 1600 zum Ausbilden eines Wrap-Around-Kontakts gemäß einem weiteren beispielhaften Aspekt von einem Teil der vorliegenden Erfindung zeigt;
    • 17A eine Ansicht durch die Gatestruktur beim Ausbilden der Gatestrukturen 1716 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 17B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 17A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 18A eine Ansicht durch die Gatestruktur beim Ausbilden von Abstandshaltern 1720 auf dem Opfergate 216 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 18B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 18A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 19A eine Ansicht durch die Gatestruktur beim Einrücken der ersten Halbleiterschichten 1704 (z.B. Silicium-Germanium-Schichten) in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 19B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 19A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 20A eine Ansicht durch die Gatestruktur beim Ausbilden der Abstandshalter 1720 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 20B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 20A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 21A eine Ansicht durch die Gatestruktur beim Ätzen des Ätzens des Abstandshalters 1720 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 21B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 21A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 22A eine Ansicht durch die Gatestruktur beim Ausbilden der facettierten Epitaxieschicht 1722 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 22B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 22A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 23A eine Ansicht durch die Gatestruktur beim Ausbilden der POC-Auskleidungsschicht 1726 und der Oxidschicht 1728 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 23B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 23A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 24A eine Ansicht durch die Gatestruktur beim Ätzen des Opfergates 1716 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 24B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 24A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 25A eine Ansicht durch die Gatestruktur beim Ausbilden der Gatestruktur (z.B. der Mehrzahl von Gatestrukturen) 1730 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 25B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 25A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 26A eine Ansicht durch die Gatestruktur beim Entfernen der Oxidschicht 1728 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 26B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 26A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 27A eine Ansicht durch die Gatestruktur beim Entfernen der POC-Auskleidungsschicht 1726 und der Opferschicht 1724 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 27B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 27A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt; und
    • 28A eine Ansicht durch die Gatestruktur beim Ausbilden eines Wrap-Around-Kontakts 1736 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt;
    • 28B eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 28A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zeigt.
  • DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Unter Bezugnahme auf die Zeichnungen zeigen die 1 bis 28B die beispielhaften Aspekte der vorliegenden Erfindung.
  • Wie oben erwähnt, kann ein Wrap-Around-Kontakt verwendet werden, um einen Kontaktwiderstand in einem FinFET-Bauelement nach dem Stand der Technik zu verringern. Aufgrund extremer Skalierung des Finnenabstands (z.B. eines Finnenabstands von weniger als 50 nm) bei diesen Bauelementen nach dem Stand der Technik ist jedoch eine nichtverschmolzene Epitaxie (z.B. das Verhindern einer Verschmelzung einer auf den Finnen ausgebildeten Epitaxieschicht während des Ausbildens) extrem schwierig. Ein alternatives Verfahren zum Verbessern der Kontaktfläche (z.B. der Kontaktlänge) und dadurch Verringern des Kontaktwiderstands besteht darin, die Seitenwände der Finnenstruktur zu verwenden, um die Grenzfläche zu vergrößern (z.B. die Epitaxieschicht an den Seitenwänden der Finnenstruktur auszubilden).
  • Ein beispielhafter Aspekt der vorliegenden Erfindung kann andererseits die Kontaktfläche (z.B. die Kontaktlänge) erhöhen und einen Kontaktwiderstand verringern, indem ein Wrap-Around-Kontakt verwendet wird, selbst bei einer extremen Skalierung des Finnenabstands (z.B. eines Finnenabstands von weniger als 50 nm).
  • Erste Ausführungsform
  • 1 zeigt ein Verfahren 100 zum Ausbilden eines Wrap-Around-Kontakts gemäß einem beispielhaften Aspekt von einem Teil der vorliegenden Erfindung.
  • Wie in 1 gezeigt, beinhaltet das Verfahren 100 das Ausbilden einer Mehrzahl von Halbleiterschichten auf einer Mehrzahl von Finnenstrukturen (110), das Ausbilden eines Opfergates auf der Mehrzahl von Halbleiterschichten (120), das Ausbilden einer Epitaxieschicht (z.B. einer konformen hochdotierten Epitaxieschicht) auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand der Mehrzahl von Halbleiterschichten (130), das Ausbilden einer Gatestruktur durch Ersetzen des Opfergates und der Mehrzahl von Halbleiterschichten durch eine Metallschicht (140) und das Ausbilden eines Wrap-Around-Kontakts auf der Epitaxieschicht (150).
  • Das Verfahren 100 kann auch das Ausbilden einer Mehrzahl von flachen Grabenisolationsbereichen (STI-Bereichen) zwischen der Mehrzahl von Finnenstrukturen beinhalten, wobei der Wrap-Around-Kontakt auf den STI-Bereichen ausgebildet wird. Das Ausbilden der Gatestruktur (140) kann zum Beispiel das Ausbilden einer Mehrzahl von Gatestrukturen beinhalten und die Gatestruktur kann einen Abstandshalter enthalten, der auf einer Seite der Metallschicht ausgebildet ist. Das Ausbilden des Wrap-Around-Kontakts (150) kann das Ausbilden des Wrap-Around-Kontakts auf dem Abstandshalter und auf der Epitaxieschicht zwischen der Mehrzahl von Gatestrukturen beinhalten.
  • Das Ausbilden des Wrap-Around-Kontakts (150) kann das Ausbilden einer konformen Metallauskleidungsschicht, das Ausbilden einer Sperrschicht auf der Metallauskleidungsschicht und das Tempern der Metallauskleidungsschicht zum Ausbilden einer Metallsilicidschicht beinhalten, wobei der Wrap-Around-Kontakt die Metallsilicidschicht und die Sperrschicht aufweist. Eine Metallfüllschicht kann auch auf der Sperrschicht ausgebildet werden.
  • Das Verfahren 100 kann auch das Ausbilden einer Opferschicht auf der Epitaxieschicht, das Ausbilden einer Auskleidungsschicht auf der Opferschicht, das Ausbilden einer Oxidschicht auf der Auskleidungsschicht und das Polieren der Oxidschicht beinhalten. Die Opferschicht kann beispielsweise Germanium enthalten, die Auskleidungsschicht kann beispielsweise Siliciumnitrid enthalten und die Oxidschicht kann beispielsweise Titandioxid-Siliciumdioxid-Oxid (TS-Oxid) enthalten.
  • Das Verfahren 100 kann auch das Ausbilden einer Mehrzahl von weiteren Halbleiterschichten abwechselnd mit der Mehrzahl von Halbleiterschichten beinhalten und das Ersetzen der Halbleiterschichten kann das Durchführen eines Ätzens zum Entfernen des Opfergates und zum Entfernen der Halbleiterschichten zwischen den weiteren Halbleiterschichten beinhalten.
  • Unter erneuter Bezugnahme auf die Zeichnungen zeigen die 2A bis 15B ein Verfahren zum Ausbilden eines Wrap-Around-Kontakts in einem Halbleiterbauelement 200 gemäß einem weiteren beispielhaften Aspekt der vorliegenden Erfindung.
  • Insbesondere zeigt 2A eine Ansicht durch die Gatestruktur beim Ausbilden einer Mehrzahl von Halbleiterschichten 203 auf einem Substrat 202 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 2B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen und entlang des Querschnitts A-A in 2A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die Halbleiterschichten 203 können erste Halbleiterschichten 204 und zweite Halbleiterschichten 206 enthalten. Wie in den 2A bis 2B gezeigt, können die ersten Halbleiterschichten 204 abwechselnd mit den zweiten Halbleiterschichten 206 auf dem Substrat 202 ausgebildet werden. Insbesondere enthalten die Halbleiterschichten 203 eine Nanoschicht oder eine Mehrzahl von Nanoschichten mit einer Dicke in einem Bereich von 1 nm bis 100 nm.
  • Die ersten Halbleiterschichten 204 können beispielsweise Silicium-Germanium (SiGe) enthalten (z.B. Silicium-Germanium mit etwa 30 % Germanium) und die zweiten Halbleiterschichten 206 können beispielsweise Silicium enthalten und das Substrat 202 kann zum Beispiel Silicium enthalten.
  • Die ersten und die zweiten Halbleiterschichten 204, 206 können auch beispielsweise durch Epitaxie ausgebildet werden. Das heißt, dass die ersten und die zweiten Halbleiterschichten 204, 206 Epitaxieschichten sein können, die auf dem Substrat 202 gezüchtet werden. Eine Dicke der ersten und der zweiten Halbleiterschichten 204, 206 kann im Wesentlichen gleich sein und kann zum Beispiel in einem Bereich von 2 nm bis 15 nm liegen.
  • Wie in 2A gezeigt, kann die erste Halbleiterschicht 204 zuerst auf der Oberfläche des Substrats 202 ausgebildet werden und kann die oberste Schicht der Halbleiterschichten 203 bilden. Obwohl sieben (7) Halbleiterschichten 203 in den 2A bis 2B gezeigt sind, kann eine andere Anzahl von Halbleiterschichten 203 verwendet werden.
  • Wie ebenfalls in den 2A bis 2B gezeigt, kann eine Hartmaske 208 auf den ersten und den zweiten Halbleiterschichten 204, 206 ausgebildet werden. Die Hartmaske 208 kann zum Beispiel Siliciumnitrid (SiN) enthalten und kann zum Strukturieren des Halbleiterbauelements 200 verwendet werden.
  • 3A zeigt eine Ansicht durch die Gatestruktur beim Ätzen des Substrats 202 und der ersten und der zweiten Halbleiterschichten 204, 206, um Finnenstrukturen 212 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung auszubilden. 3B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 3A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Das Ätzen des Substrats 202 und der ersten und der zweiten Halbleiterschichten 204, 206 kann die Hartmaske 208 verwenden. Insbesondere kann das Ätzen durch reaktives lonenätzen (RIE) durchgeführt werden.
  • Es ist wichtig anzumerken, dass der Abstand zwischen den Finnenstrukturen 212 klein sein kann (z.B. kleiner als 30 nm).
  • 4B zeigt eine Ansicht durch die Gatestruktur beim Ausbilden eines flachen Grabenisolationsbereichs (STI-Bereich) 214 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. Insbesondere zeigt 4B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 4A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Der STI-Bereich 214 kann zum Beispiel durch Abscheiden eines Oxids ausgebildet werden. Wie in 4B gezeigt, kann der STI-Bereich 214 so ausgebildet werden, dass er eine obere Fläche aufweist, die im Wesentlichen koplanar mit der oberen Fläche der Hartmaske 208 ist (z.B. durch chemisch-mechanisches Polieren (CMP)).
  • 5B zeigt eine Ansicht durch die Gatestruktur bei dem Freilegen der Finnenstrukturen 212 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. Insbesondere zeigt 5B eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 5A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 5A gezeigt, können die STI-Bereiche 214 geätzt werden (z.B. durch verdünnte HF-, Puffer-HF- oder COR-Chemikalien), um die Finnenstrukturen 212 freizulegen. Die STI-Bereiche 214 können bis zu dem Punkt heruntergeätzt werden, an dem die obere Fläche der STI-Bereiche 214 unterhalb der untersten der ersten Halbleiterschichten 204a liegt. Nach dem Ätzen der STI-Bereiche 214 zum Freilegen der Finnenstrukturen 212 kann die Hartmaske 208 beispielsweise durch heiße H3PO4-Säure entfernt werden.
  • 6A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden des Opfergates 216 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 6B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 6A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 6A gezeigt, kann eine Gate-Isolierschicht 215 (z.B. eine Gateoxidschicht, wie etwa Siliciumoxid oder ein High-k-Material) auf der obersten der ersten und der zweiten Halbleiterschichten 204, 206 ausgebildet werden, das Opfergate 216 kann auf der Gate-Isolierschicht 215 ausgebildet werden und eine Maske 218 kann auf dem Opfergate 216 ausgebildet werden.
  • Das Opfergate 216 kann beispielsweise aus Polysilicium ausgebildet sein. Die Maske 218 kann beispielsweise eine Siliciumnitridschicht 218a, die auf dem Opfergate 216 ausgebildet ist, und eine Oxidschicht 218b (z.B. TS-Oxid, Siliciumoxid) enthalten, die auf der Siliciumnitridschicht 218a ausgebildet ist.
  • Die Gate-Isolierschicht 215, das Opfergate 216 und die Maske 218 können alle durch Abscheiden (z.B. physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) usw.) ausgebildet werden.
  • Die Maske 218 kann dann strukturiert werden und anschließend verwendet werden, um das Opfergate 216 und die Gate-Isolierschicht 215 zu ätzen (z.B. zu strukturieren), wie in 6A gezeigt. Das Ätzen kann beispielsweise durch reaktives lonenätzen (RIE) durchgeführt werden.
  • 7A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden von Abstandshaltern 220 auf dem Opfergate 216 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 7B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 7A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die Abstandshalter 220 können zum Beispiel durch Abscheiden einer Siliciumnitridschicht auf dem Bauelement 200 (z.B. über die gesamte Oberfläche des Bauelements 200) und anschließendes Ätzen der Siliciumnitridschicht unter Verwendung von RIE (z.B. eines gerichteten Ätzens) ausgebildet werden, um die Abstandshalter 220 auszubilden. Die Abstandshalter 220 können so ausgebildet sein, dass sie in einer Richtung weg von dem Substrat 202 verjüngt sind.
  • Wie in den 7A bis 7B weiter gezeigt, kann das Ätzen auch einen Teil der Halbleiterschichten 203 auf den Finnenstrukturen 212 und in der Nähe des Opfergates 216 entfernen. Die Halbleiterschichten 203 können bis zu dem Punkt heruntergeätzt werden, an dem die obere Fläche des Substrats 202 in der Nähe des Opfergates 216 unterhalb der untersten der ersten Halbleiterschichten 204a liegt.
  • Wenn beispielsweise das Halbleiterbauelement 200 ein Feldeffekttransistor (FET) sein soll, können die Halbleiterschichten 203 als ein Kanalbereich für den FET dienen.
  • Wie in 7B gezeigt, kann das Ätzen so durchgeführt werden, dass die gesamten Halbleiterschichten 203 auf der Finnenstruktur 212 weggeätzt werden und die obere Fläche des Substrats 202 im Wesentlichen koplanar mit der oberen Fläche der STI-Bereiche 214 ist oder unter ihr liegt. Wiederum kann der Abstand zwischen den Finnenstrukturen 212 weniger als 20 nm betragen.
  • 8A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden der Epitaxieschicht 222 auf den Halbleiterschichten 203 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 8B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 8A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 8A gezeigt, kann die Epitaxieschicht 222 auf einer Seitenwand 203s der Halbleiterschichten 203 und auf der oberen Fläche des Substrats 202 benachbart zu (zum Beispiel zwischen) den Stapeln von Halbleiterschichten 203 gezüchtet werden. Wie in 8B gezeigt, kann die Epitaxieschicht 222 auf einer oberen Fläche der Finnenstrukturen 212 ausgebildet werden. Die Epitaxieschicht 222 kann konform ausgebildet werden und kann eine Dicke in einem Bereich von 1 nm bis 10 nm aufweisen.
  • Die Epitaxieschicht 222 kann beispielsweise eine dotierte Epitaxieschicht enthalten. Zum Beispiel kann, wenn die Epitaxieschicht 222 aus Siliciumcarbid besteht, der Dotierstoff Phosphor enthalten, wogegen wenn die Epitaxieschicht aus Silicium-Germanium besteht, der Dotierstoff Bor enthalten kann und so weiter. Die Epitaxieschicht 222 kann verwendet werden, um die Source/Drain-Übergänge in dem Halbleiterbauelement 200 zu bilden.
  • Es ist wichtig anzumerken, dass das Ausbilden der Epitaxieschicht 222 so erfolgt, dass ein Verschmelzen der Epitaxieschicht 222 vermieden wird und damit Platz für einen Wrap-Around-Kontakt auf der Epitaxieschicht 222 geschaffen wird. Zum Beispiel sollte, wie in den 8A bis 8B gezeigt, ein Abstand d1 zwischen der Epitaxieschicht 222, die auf den Seitenwänden 203s der Halbleiterschichten ausgebildet ist, und ein Abstand d2 zwischen der Epitaxieschicht 222, die auf den Finnenstrukturen 212 ausgebildet ist, mindestens 5 nm betragen.
  • Ferner kann eine Opferschicht 224 auf der Epitaxieschicht 222 ausgebildet (z.B. in situ gezüchtet, durch PVD, CVD abgeschieden usw.) werden. Die Opferschicht 224 kann beispielsweise Germanium (z.B. undotiertes, reines Germanium) oder Silicium-Germanium mit einem hohen Germaniumgehalt (z.B. hohem Ge-Anteil) aufweisen. Eine Höhe der oberen Fläche der Opferschicht 224 kann größer als eine Höhe der oberen Fläche der Epitaxieschicht 222 sein, die auf der Seitenwand 203s der Halbleiterschichten 203 ausgebildet ist.
  • 9A zeigt eine Ansicht durch die Gatestruktur bei der Ausführung von Poly-öffnendem CMP (POC) in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 9B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 9A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in den 9A bis 9B gezeigt, kann eine POC-Auskleidungsschicht 226 auf der Opferschicht 224 ausgebildet (z.B. durch PVD, CVD abgeschieden usw.) werden und eine Oxidschicht 228 (z.B. TS-Oxid) kann auf der POC-Auskleidungsschicht 226 ausgebildet (z.B. durch PVD, CVD abgeschieden usw.) werden. Die POC-Auskleidungsschicht 926 kann beispielsweise aus Siliciumnitrid oder einem anderen Low-k-Material bestehen.
  • Nachdem die Oxidschicht 228 ausgebildet ist, kann CMP durchgeführt werden, bis eine obere Fläche 216s des Opfergates 216 (z.B. die obere Fläche des Polysiliciums) freigelegt ist.
  • 10A zeigt eine Ansicht durch die Gatestruktur beim Ätzen des Opfergates 216 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 10B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 10A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 10A gezeigt, kann ein Ätzen (z.B. ein selektives Ätzen) durchgeführt werden, um das Opfergate 216 (Polysilicium) zu entfernen, so dass ein Hohlraum V1 ausgebildet wird, und um die ersten Halbleiterschichten 204 (z.B. Silicium-Germanium) zu entfernen, so dass ein Hohlraum V2 (z.B. eine Mehrzahl von Hohlräumen V2 ) ausgebildet wird.
  • Es ist anzumerken, dass das Gateoxid 215 in den 10A bis 15A nicht gezeigt ist, da das Gateoxid 215 an diesem Punkt verschwunden ist, da es nach dem Opferätzen des Opfergates 216 und vor dem Opferätzen der Halbleiterschichten 204 entfernt wurde.
  • 11A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden der Gatestruktur 230 (z.B. der Mehrzahl von Gatestrukturen 230) in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 11B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 11A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 11A gezeigt, wird ein erstes Metall auf dem Halbleiterbauelement 200 abgeschieden, um die Hohlräume V2 zu füllen, so dass Schichten 232 des leitfähigen Materials zwischen den zweiten Halbleiterschichten 206 ausgebildet werden. Ein zweites leitfähiges Material (z.B. ein Metall wie Wolfram, Kobalt oder eine Wolfram- oder Kobalt-haltige Legierung) kann auf dem Halbleiterbauelement 200 (z.B. durch PVD) abgeschieden werden, um den Hohlraum V1 vollständig zu füllen (z.B. um den Gatestapel zu füllen), um die Gatestruktur 230 (z.B. als Ersatz-Metallgate (RMG, Replacement Metal Gate)) auszubilden. Das leitfähige Material kann dann (z.B. durch CMP) poliert werden, so dass eine obere Fläche 230s der Gatestruktur 230 im Wesentlichen koplanar mit einer oberen Fläche der Oxidschicht 228 ist.
  • 12A zeigt eine Ansicht durch die Gatestruktur bei dem Absenken der Gatestruktur 230 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • 12B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 12A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 12A gezeigt, kann die Gatestruktur 230 geätzt werden, um die obere Fläche 230s der Gatestruktur 230 so abzusenken, dass sie unter der oberen Fläche der Oxidschicht 228 liegt. Eine Opferkappe 234 (z.B. Siliciumnitrid) kann dann auf der oberen Fläche 230s der Gatestruktur ausgebildet werden, um die durch das Ätzen der Gatestruktur 230 ausgebildete Vertiefung zu füllen.
  • Ein weiteres Polieren (z.B. CMP) kann durchgeführt werden, so dass eine obere Fläche der Opferkappe 234 im Wesentlichen koplanar mit einer oberen Fläche der Oxidschicht 228 ist.
  • 13A zeigt eine Ansicht durch die Gatestruktur beim Ätzen der Oxidschicht 228 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 13B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 13A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 13A gezeigt, kann das Ätzen (z.B. RIE oder Glascluster-Ionenstrahlätzen (GCIB, Glass Cluster Ion Beam)) durchgeführt werden, um die Oxidschicht 228 und die POC-Auskleidungsschicht 226 zu entfernen und eine obere Fläche 224s der Opferschicht 224 freizulegen.
  • 14A zeigt eine Ansicht durch die Gatestruktur beim Ätzen der Opferschicht 224 (z.B. undotiertem Germanium) in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 14B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 14A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die Opferschicht 224 kann beispielsweise durch selektives Ätzen unter Verwendung von SC1 (Ammoniumhydroxid und Wasserstoffperoxid), HCl usw. entfernt werden, bis eine obere Fläche der Epitaxieschicht 222 freigelegt ist.
  • 15A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden des Wrap-Around-Kontakts 236 in dem Halbleiterbauelement 200 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 15B zeigt eine Ansicht des Halbleiterbauelements 200 durch die Finnenstrukturen 212 und entlang des Querschnitts A-A in 15A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Der Wrap-Around-Kontakt 236 kann zum Beispiel durch Abscheiden (z.B. durch PVD) einer Metallschicht 238 (z.B. Titan) über dem Halbleiterbauelement 200 (z.B. über dem gesamten Bauelement) ausgebildet werden. Die Metallschicht 238 kann konform so ausgebildet werden, dass sie an einer Oberfläche der Epitaxieschicht 222 (z.B. der Epitaxieschicht auf dem Substrat 202 und auf der Seitenwand 203s der Halbleiterschichten 203), einer Oberfläche der Abstandshalter 220 und einer Oberfläche der Opferkappe 234 anliegt. Nachdem die Metallschicht 238 abgeschieden worden ist, kann ein Ätzen durchgeführt werden, um die Metallschicht 238 konform auszubilden.
  • Eine Sperrschicht 239 (z.B. Titannitrid) kann auf der Metallschicht 238 (z.B. durch Atomlagenabscheidung (ALD)) ausgebildet werden und eine weitere Metallschicht 240 (z.B. Wolfram) kann auf der Sperrschicht 239 ausgebildet (z.B. durch PVD abgeschieden) werden. Die weitere Metallschicht 240 kann (z.B. durch CMP) poliert werden, so dass eine obere Fläche der weiteren Metallschicht 240 im Wesentlichen koplanar mit einer oberen Fläche der Opferkappe 234 sein kann.
  • Das Halbleiterbauelement 200 kann dann durch eine Wärmebehandlung (z.B. durch Laserglühen) erwärmt werden, um die Metallschicht 238 (z.B. Titan) mit einer Siliciumoberfläche der Epitaxieschicht 222 umzusetzen und eine Metallsilicidschicht 242 (z.B. eine Titansilicidschicht) zwischen der Epitaxieschicht 222 und der Metallschicht 238 auszubilden.
  • Zweite Ausführungsform
  • 16 zeigt ein Verfahren 1600 zum Ausbilden eines Wrap-Around-Kontakts gemäß einem weiteren beispielhaften Aspekt von einem Teil der vorliegenden Erfindung.
  • Wie in 16 gezeigt, beinhaltet das Verfahren 1600 das Ausbilden einer Mehrzahl von Halbleiterschichten auf einer Mehrzahl von Finnenstrukturen (1610), Ausbilden eines Opfergates auf der Mehrzahl von Halbleiterschichten (1620), Ausbilden einer facettierten Epitaxieschicht auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand der Mehrzahl von Halbleiterschichten (1630), Ausbilden einer Gatestruktur durch Ersetzen des Opfergates und der Mehrzahl von Halbleiterschichten durch eine Metallschicht (1640) und Ausbilden eines Wrap-Around-Kontakts auf der facettierten Epitaxieschicht (1650).
  • Unter erneuter Bezugnahme auf die Zeichnungen zeigen die 17A bis 28B ein Verfahren zum Ausbilden eines Wrap-Around-Kontakts in einem Halbleiterbauelement 1700 gemäß einem weiteren beispielhaften Aspekt der vorliegenden Erfindung.
  • Insbesondere zeigt 17A eine Ansicht durch die Gatestruktur beim Ausbilden der Gatestrukturen 1716 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 17B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 17A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die Finnenstrukturen 1712 und die Gatestrukturen 1716 können auf ähnliche Weise wie die Finnenstrukturen 212 und die Gatestrukturen 216 ausgebildet werden, wie oben unter Bezugnahme auf die 2A bis 6B beschrieben wurde.
  • Die Halbleiterschichten 1703 können erste Halbleiterschichten 1704 und zweite Halbleiterschichten 1706 enthalten. Wie in den 17A bis 17B gezeigt, können die ersten Halbleiterschichten 1704 abwechselnd mit den zweiten Halbleiterschichten 1706 auf dem Substrat 1702 ausgebildet sein.
  • Die ersten Halbleiterschichten 1704 können zum Beispiel Silicium-Germanium (SiGe) enthalten und die zweiten Halbleiterschichten 1706 können zum Beispiel Silicium enthalten und das Substrat 1702 kann zum Beispiel Silicium enthalten. Insbesondere können die Halbleiterschichten 1703 eine Nanoschicht oder eine Mehrzahl von Nanoschichten mit einer Dicke in einem Bereich von 1 nm bis 100 nm enthalten.
  • Die ersten und die zweiten Halbleiterschichten 1704, 1706 können auch beispielsweise durch Epitaxie ausgebildet werden. Das heißt, dass die ersten und die zweiten Halbleiterschichten 1704, 1706 Epitaxieschichten sein können, die auf dem Substrat 1702 gezüchtet werden. Eine Dicke der ersten und der zweiten Halbleiterschichten 1704, 1706 kann im Wesentlichen gleich sein und kann zum Beispiel in einem Bereich von 1 nm bis 100 nm liegen.
  • Wie in 17A gezeigt, kann die erste Halbleiterschicht 1704 zuerst auf der Oberfläche des Substrats 1702 ausgebildet werden und kann die oberste Schicht der Halbleiterschichten 1703 bilden. Obwohl sieben (7) Halbleiterschichten 1703 in den 17A bis 17B gezeigt sind, kann eine andere Anzahl von Halbleiterschichten 1703 verwendet werden.
  • Wie ebenfalls in den 17A bis 17B gezeigt, kann eine Hartmaske 1708 auf den ersten und den zweiten Halbleiterschichten 1704, 1706 ausgebildet werden. Die Hartmaske 1708 kann zum Beispiel Siliciumnitrid (SiN) enthalten und kann zum Strukturieren des Halbleiterbauelements 1700 verwendet werden.
  • Eine Hartmaske kann verwendet werden, um das Substrat 1702 und die ersten und die zweiten Halbleiterschichten 1704, 1706 zu ätzen, um die Finnenstrukturen 1712 auszubilden. Es ist wieder wichtig anzumerken, dass der Abstand zwischen den Finnenstrukturen 1712 klein sein kann (z.B. kleiner als 30 nm).
  • Der STI-Bereich 1714 kann zum Beispiel durch Abscheiden eines Oxids ausgebildet werden. Der STI-Bereich 1714 kann zuerst so ausgebildet werden, dass er eine obere Fläche aufweist, die im Wesentlichen koplanar mit der oberen Fläche der Hartmaske 1708 ist (z.B. durch chemisch-mechanisches Polieren (CMP)), und dann geätzt werden (z.B. mit verdünntem HF, Puffer-HF oder COR), um die Finnenstrukturen 1712 freizulegen. Wie in 17B gezeigt, können die STI-Bereiche 1714 bis zu dem Punkt heruntergeätzt werden, an dem die obere Fläche der STI-Bereiche 1714 unterhalb der untersten der ersten Halbleiterschichten 1704a liegt.
  • Eine Gate-Isolierschicht 1715 (z.B. eine Gateoxidschicht, wie etwa Siliciumoxid oder ein High-k-Material) kann auf der obersten der ersten und der zweiten Halbleiterschichten 1704, 1706 ausgebildet werden, das Opfergate 1716 kann auf der Gate-Isolierschicht 1715 ausgebildet werden und eine Maske 1718 kann auf dem Opfergate 1716 ausgebildet werden.
  • Das Opfergate 1716 kann beispielsweise aus Polysilicium ausgebildet sein. Die Maske 1718 kann beispielsweise eine Siliciumnitridschicht 1718a, die auf dem Opfergate 1716 ausgebildet ist, und eine Oxidschicht 1718b (z.B. Siliciumoxid) beinhalten, die auf der Siliciumnitridschicht 1718a ausgebildet ist. Die Gate-Isolierschicht 1715, das Opfergate 1716 und die Maske 1718 können alle durch Abscheiden (z.B. physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) usw.) ausgebildet werden.
  • Die Maske 1718 kann dann strukturiert werden und anschließend verwendet werden, um das Opfergate 1716 und die Gate-Isolierschicht 1715 zu ätzen (z.B. zu strukturieren), wie in 17A gezeigt. Das Ätzen kann beispielsweise durch reaktives lonenätzen (RIE) durchgeführt werden.
  • 18A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden von Abstandshaltern 1720 auf dem Opfergate 216 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 18B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 18A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die Abstandshalter 1720 können zum Beispiel durch Abscheiden einer Siliciumnitridschicht auf dem Bauelement 1700 (z.B. über die gesamte Oberfläche des Bauelements 1700) und anschließendes Ätzen der Siliciumnitridschicht unter Verwendung von RIE (z.B. eines gerichteten Ätzens) ausgebildet werden, um die Abstandshalter 1720 auszubilden. Anders als die Abstandshalter 220 in 7A sind die Abstandshalter 1720 nicht notwendigerweise so ausgebildet, dass sie sich verjüngen.
  • Wie in den 18A bis 18B weiter gezeigt, kann das Ätzen auch einen Teil der Halbleiterschichten 1703 auf den Finnenstrukturen 1712 und nahe dem Opfergate 1716 entfernen. Die Halbleiterschichten 1703 können bis zu dem Punkt heruntergeätzt werden, an dem die obere Fläche des Substrats 1702 in der Nähe des Opfergates 1716 unterhalb der untersten der ersten Halbleiterschichten 1704a liegt.
  • Wie in 18B gezeigt, kann das Ätzen so durchgeführt werden, dass eine obere Fläche der Finnenstrukturen 1712 im Wesentlichen koplanar mit einer oberen Fläche der STI-Bereiche 1714 ist. Wiederum kann der Abstand zwischen den Finnenstrukturen 1712 weniger als 30 nm betragen.
  • 19A zeigt eine Ansicht durch die Gatestruktur beim Einrücken der ersten Halbleiterschichten 1704 (z.B. Silicium-Germanium-Schichten) in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 19B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 19A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 19A gezeigt, können die ersten Halbleiterschichten 1704 (z.B. Silicium-Germanium) geätzt werden, um von den zweiten Halbleiterschichten 1706 (z.B. Silicium) eingerückt zu werden. Dies kann durch Ätzen unter Verwendung von SC1 (z.B. Ammoniumhydroxid und Wasserstoffperoxid), HCl usw. erreicht werden.
  • Wie in 19A weiter gezeigt, kann die Einrücktiefe in einem Bereich von 5 nm bis 10 nm liegen, wobei eine Länge der zweiten Halbleiterschicht 1706, die sich über die Seitenwand der ersten Halbleiterschicht 1706 erstreckt, gleich der Einrücktiefe ist. Das heißt, dass die Einrücktiefe im Wesentlichen gleich der Dicke des Abstandshalters 1720 sein kann, so dass eine Breite W des verbleibenden Abschnitts (z.B. des mittleren Abschnitts) der ersten Halbleiterschichten 1704 in einem Bereich von 5 nm bis 500 nm liegt und im Wesentlichen gleich einer Breite des Opfergates 1716 ist.
  • 20A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden der Abstandshalter 1720 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 20B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 20A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 20A gezeigt, können die Abstandshalter 1720 weiter entwickelt werden, indem (z.B. unter Verwendung von ALD, PVD, CVD usw.) zusätzliches Isoliermaterial wie etwa Siliciumnitrid oder ein anderes Low-k-Material (z.B. das gleiche Material, das ursprünglich beim Ausbilden der Abstandshalter 1720 in 17A verwendet wurde) abgeschieden wird. Die Abstandshalter 1720 können so ausgebildet werden, dass sie den Teil der zweiten Halbleiterschichten 1706 überdecken, der sich über die Seitenwand der ersten Halbleiterschichten 1704 hinaus erstreckt.
  • 21A zeigt eine Ansicht durch die Gatestruktur beim Ätzen des Ätzens des Abstandshalters 1720 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 21B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 21A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die Abstandshalter 1720 können durch Ätzen (z.B. unter Verwendung von RIE- oder WET-Chemikalien wie H3PO4) „zurückgeführt“ werden, so dass eine Dicke der Abstandshalter 1720 verringert wird und eine Seitenwand 1720s des Abstandshalters 1720 im Wesentlichen mit einer Seitenwand 1706s der zweiten Halbleiterschicht 1706 ausgerichtet ist. Das heißt, dass der Abstandshalter 1720 in dem „Hohlraum“ verbleibt, der durch das Einrücken der ersten Halbleiterschichten 1704 ausgebildet wurde.
  • Wie in 21B gezeigt, kann das Ätzen auch das Abstandshaltermaterial von der Oberfläche der Finnenstrukturen 1712 und der STI-Bereiche 1714 entfernen.
  • 22A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden der facettierten Epitaxieschicht 1722 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 22B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 22A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die facettierte Epitaxieschicht 1722 kann auf den freiliegenden Siliciumoberflächen des Halbleiterbauelements 1700 gezüchtet werden, so dass Facetten 1722f (z.B. (111)-Facetten) ausgebildet werden. Insbesondere können die Facetten 1722f auf der Seitenwand 1706s der zweiten Halbleiterschichten 1706 und auf den Finnen 1712 ausgebildet werden.
  • Eine Dicke der facettierten Epitaxieschicht 1722 kann in einem Bereich von 5 nm bis 10 nm liegen. Das heißt, dass eine größte Dicke der Facette 1722f der facettierten Epitaxieschicht 1722 in einem Bereich von 5 nm bis 10 nm liegen kann. Wie in 22A gezeigt, können die Facetten 1722f seitlich auf einer Seitenwand 1720s des Abstandshalters 1720 (z.B. über einer Grenzfläche zwischen der zweiten Halbleiterschicht 1706 und dem Abstandshalter 1720) und auf einer oberen Fläche der STI-Bereiche 1714 wachsen.
  • Die facettierte Epitaxieschicht 1722 kann beispielsweise eine dotierte Epitaxieschicht enthalten. Zum Beispiel kann, wenn die Epitaxieschicht 1722 aus Siliciumcarbid besteht, der Dotierstoff Phosphor enthalten, wogegen wenn die Epitaxieschicht aus Silicium-Germanium besteht, der Dotierstoff Bor enthalten kann und so weiter. Die Epitaxieschicht 1722 kann einen Übergang zwischen den Source- und Drain-Bereichen und dem Kanal des Halbleiterbauelements 1700 bilden.
  • Es ist wichtig anzumerken, dass das Ausbilden der Epitaxieschicht 1722 so erfolgt, dass ein Verschmelzen der Epitaxieschicht 1722 vermieden wird und damit Platz für einen Wrap-Around-Kontakt auf der Epitaxieschicht 1722 geschaffen wird. Zum Beispiel sollten, wie in den 22A bis 22B gezeigt, ein Abstand d1 zwischen der Epitaxieschicht 1722, die auf den Seitenwänden 1706s der zweiten Halbleiterschichten 1706 ausgebildet ist, und ein Abstand d2 zwischen der facettierten Epitaxieschicht 1722, die auf den Finnenstrukturen 1712 ausgebildet ist, jeweils mindestens 5 nm betragen.
  • Ferner kann eine Opferschicht 1724 auf der facettierten Epitaxieschicht 1722 ausgebildet (z.B. in situ gezüchtet, durch PVD, CVD abgeschieden usw.) werden. Die Opferschicht 1724 kann beispielsweise Germanium (z.B. undotiertes, reines Germanium) oder Silicium-Germanium mit einem hohen Germaniumgehalt (z.B. hohem Ge-Anteil) aufweisen. Eine Höhe der oberen Fläche der Opferschicht 1724 kann größer als eine Höhe der oberen Fläche der Epitaxieschicht 1722 sein, die auf der Seitenwand 1703s der Halbleiterschichten 1703 ausgebildet ist.
  • 23A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden der POC-Auskleidungsschicht 1726 und der Oxidschicht 1728 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 23B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 23A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in den 23A bis 23B gezeigt, kann eine POC-Auskleidungsschicht 1726 auf der Opferschicht 1724 ausgebildet (z.B. durch PVD, CVD abgeschieden usw.) werden und eine Oxidschicht 1728 (z.B. TS-Oxid) kann auf der POC-Auskleidungsschicht 1726 ausgebildet (z.B. durch PVD, CVD abgeschieden usw.) werden. Die POC-Auskleidungsschicht 1726 kann beispielsweise aus Siliciumnitrid oder einem anderen Low-k-Material bestehen.
  • Nachdem die Oxidschicht 1728 ausgebildet ist, kann CMP durchgeführt werden, bis eine obere Fläche des Opfergates 1716 (z.B. die obere Fläche des Polysiliciums) freigelegt ist.
  • 24A zeigt eine Ansicht durch die Gatestruktur beim Ätzen des Opfergates 1716 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 24B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 24A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 24A gezeigt, kann ein Ätzen (z.B. ein selektives Ätzen) durchgeführt werden, um das Opfergate 1716 (Polysilicium) zu entfernen, so dass ein Hohlraum V1 ausgebildet wird, und um den verbleibenden Teil (z.B. den mittleren Teil) der ersten Halbleiterschichten 204 (z.B. Silicium-Germanium) zu entfernen, so dass ein Hohlraum V2 (z.B. eine Mehrzahl von Hohlräumen V2 ) ausgebildet wird.
  • Das Gateoxid 1715 ist in den 24A bis 28A nicht deutlich gezeigt, da das Gateoxid 1715 zu diesem Zeitpunkt verschwunden ist, nachdem es nach dem Opferätzen des Poly 1716 und vor dem Opferätzen der Halbleiterschichten 1704 entfernt wurde.
  • 25A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden der Gatestruktur 1730 (z.B. einer Mehrzahl von Gatestrukturen) in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 25B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 25A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 25A gezeigt, wird ein erstes Metall auf dem Halbleiterbauelement 1700 abgeschieden, um die Hohlräume V2 zu füllen, so dass Schichten 1732 des leitfähigen Materials zwischen den zweiten Halbleiterschichten 1706 ausgebildet werden. Ein zweites leitfähiges Material (z.B. ein Metall wie Wolfram, Kobalt oder eine Wolfram- oder Kobalt-haltige Legierung) kann auf dem Halbleiterbauelement 1700 (z.B. durch PVD) abgeschieden werden, um den Hohlraum V1 vollständig zu füllen (z.B. um den Gatestapel zu füllen), um die Gatestruktur 1730 (z.B. als Ersatz-Metallgate (RMG)) auszubilden. Die Gatestruktur 1730 kann geätzt werden, um die obere Fläche 1730s der Gatestruktur 1730 so abzusenken, dass sie unter der oberen Fläche der Oxidschicht 1728 liegt. Eine Opferkappe 1734 (z.B. Siliciumnitrid) kann dann auf der oberen Fläche 1730s der Gatestruktur 1730 ausgebildet werden, um die Vertiefung zu füllen, die durch das Ätzen der Gatestruktur 1730 ausgebildet wurde.
  • Ein weiteres Polieren (z.B. CMP) kann durchgeführt werden, so dass eine obere Fläche der Opferkappe 1734 im Wesentlichen koplanar mit einer oberen Fläche der Oxidschicht 1728 ist.
  • 26A zeigt eine Ansicht durch die Gatestruktur beim Entfernen der Oxidschicht 1728 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 26B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 26A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Wie in 26A gezeigt, kann das Ätzen (z.B. RIE oder Glascluster-Ionenstrahlätzen (GCIB)) durchgeführt werden, um die Oxidschicht 1728 zu entfernen. Das Ätzen kann an der POC-Auskleidungsschicht 1726 stoppen.
  • 27A zeigt eine Ansicht durch die Gatestruktur beim Entfernen der POC-Auskleidungsschicht 1726 und der Opferschicht 1724 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 27B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 27A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Die POC-Auskleidungsschicht 1726 kann beispielsweise durch Ätzen entfernt werden und die Opferschicht 1724 kann beispielsweise durch selektives Ätzen unter Verwendung von SC1 (Ammoniumhydroxid und Wasserstoffperoxid), HCl usw. entfernt werden, bis eine obere Fläche der facettierten Epitaxieschicht 1722 freigelegt ist.
  • 28A zeigt eine Ansicht durch die Gatestruktur beim Ausbilden eines Wrap-Around-Kontakts 1736 in dem Halbleiterbauelement 1700 gemäß einem beispielhaften Aspekt der vorliegenden Erfindung. 28B zeigt eine Ansicht des Halbleiterbauelements 1700 durch die Finnenstrukturen 1712 und entlang des Querschnitts A-A in 28A gemäß einem beispielhaften Aspekt der vorliegenden Erfindung.
  • Der Wrap-Around-Kontakt 1736 kann in einer ähnlichen Weise wie der oben beschriebene Wrap-Around-Kontakt 236 ausgebildet werden. Zum Beispiel kann eine Metallschicht (z.B. Titan) über dem Halbleiterbauelement 1700 (z.B. über dem gesamten Bauelement) abgeschieden werden (z.B. durch PVD). Die Metallschicht kann konform so ausgebildet werden, dass sie an einer Oberfläche der facettierten Epitaxieschicht 1722 (z.B. der facettierten Epitaxieschicht 1722 auf dem Substrat 1702, auf der Seitenwand 1706s der zweiten Halbleiterschichten 1706 und auf den Finnenstrukturen 1712), einer Oberfläche der Abstandshalter 1720 und einer Oberfläche der Opferkappe 1734 anliegt. Nachdem die Metallschicht abgeschieden worden ist, kann ein Ätzen durchgeführt werden, um die Metallschicht konform auszubilden. Eine Sperrschicht (z.B. Titannitrid) kann auf der Metallschicht (z.B. durch Atomlagenabscheidung (ALD)) ausgebildet werden.
  • Eine weitere Metallschicht 1740 (z.B. Wolfram) kann auf dem Wrap-Around-Kontakt 1736 (z.B. auf der Sperrschicht des Wrap-Around-Kontakts 1736) ausgebildet (z.B. durch PVD abgeschieden) werden. Die weitere Metallschicht 1740 kann (z.B. durch CMP) poliert werden, so dass eine obere Fläche der weiteren Metallschicht 1740 im Wesentlichen koplanar mit einer oberen Fläche der Opferkappe 1734 sein kann.
  • Das Halbleiterbauelement 1700 kann dann durch eine Wärmebehandlung (z.B. durch Laserglühen) erwärmt werden, um die Metallschicht (z.B. Titan) des Wrap-Around-Kontakts 1736 mit einer Siliciumoberfläche der facettierten Epitaxieschicht 1722 umzusetzen und eine Metallsilicidschicht (z.B. eine Titansilicidschicht) zwischen der facettierten Epitaxieschicht 1722 und der Metallschicht des Wrap-Around-Kontakts 1736 auszubilden.
  • Mit ihren einzigartigen und neuartigen Merkmalen stellt die vorliegende Erfindung ein Halbleiterbauelement mit einem Wrap-Around-Kontakt bereit, das gegenüber herkömmlichen Bauelementen einen verbesserten Kontaktwiderstand aufweisen kann.

Claims (14)

  1. Verfahren (100) zum Ausbilden eines Wrap-Around-Kontakts, aufweisend: Ausbilden (110) einer Mehrzahl von ersten Halbleiterschichten (204) auf einer Mehrzahl von Finnenstrukturen (212); Ausbilden einer Mehrzahl von zweiten Halbleiterschichten (206) abwechselnd mit der Mehrzahl von ersten Halbleiterschichten; Ausbilden (120) eines Opfergates (216) auf der Mehrzahl von ersten Halbleiterschichten; Ausbilden (130) einer Epitaxieschicht (222) auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand (203s) der Mehrzahl von zweiten Halbleiterschichten; Ausbilden einer Opferschicht (224) auf der Epitaxieschicht; Ausbilden einer Auskleidungsschicht (226) auf der Opferschicht; Ausbilden einer Oxidschicht (228) auf der Auskleidungsschicht; Polieren der Oxidschicht; Ausbilden (140; 1640) einer Gatestruktur (230) durch Ersetzen des Opfergates und der Mehrzahl von ersten Halbleiterschichten durch eine Metallschicht; Ätzen der Oxidschicht und der Auskleidungsschicht zum Freilegen der Opferschicht; selektives Ätzen der Opferschicht zum Freilegen der Epitaxieschicht; und Ausbilden (150) eines Wrap-Around-Kontakts (236) auf der Epitaxieschicht.
  2. Verfahren nach Anspruch 1, ferner aufweisend: Ausbilden einer Mehrzahl von flachen Grabenisolationsbereichen (STI-Bereichen) (214) zwischen der Mehrzahl von Finnenstrukturen, wobei der Wrap-Around-Kontakt auf den STI-Bereichen ausgebildet wird.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Gatestruktur ein Ausbilden einer Mehrzahl von Gatestrukturen (230s) aufweist.
  4. Verfahren nach Anspruch 3, wobei die Gatestruktur einen Abstandshalter (220) aufweist, der auf einer Seite der Metallschicht ausgebildet ist, und das Ausbilden des Wrap-Around-Kontakts ein Ausbilden des Wrap-Around-Kontakts auf dem Abstandshalter und auf der Epitaxieschicht zwischen der Mehrzahl von Gatestrukturen aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des Wrap-Around-Kontakts aufweist: Ausbilden einer konformen Metallauskleidungsschicht (238); und Ausbilden einer Sperrschicht (239) auf der Metallauskleidungsschicht.
  6. Verfahren nach Anspruch 5, wobei das Ausbilden des Wrap-Around-Kontakts aufweist: Tempern der Metallauskleidungsschicht, um eine Metallsilicidschicht (242) auszubilden, wobei der Wrap-Around-Kontakt die Metallsilicidschicht und die Sperrschicht aufweist.
  7. Verfahren nach Anspruch 6, ferner aufweisend: Ausbilden einer Metallfüllschicht auf der Sperrschicht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Epitaxieschicht ein Ausbilden einer konformen hochdotierten Epitaxie-Dünnschicht aufweist.
  9. Verfahren nach Anspruch 1, wobei die Opferschicht Germanium aufweist, die Auskleidungsschicht Siliciumnitrid aufweist und die Oxidschicht Titandioxid-Siliciumdioxid-Oxid aufweist.
  10. Verfahren nach Anspruch 1, wobei das Ersetzen der Halbleiterschichten aufweist: Durchführen eines Ätzens zum Entfernen des Opfergates und zum Entfernen der ersten Halbleiterschichten zwischen den zweiten Halbleiterschichten.
  11. Verfahren (1600) zum Ausbilden eines Wrap-Around-Kontakts, aufweisend: Ausbilden (1610) einer Mehrzahl von ersten Halbleiterschichten (1704) auf einer Mehrzahl von Finnenstrukturen (1712); Ausbilden einer Mehrzahl von zweiten Halbleiterschichten (1706) abwechselnd mit der Mehrzahl von ersten Halbleiterschichten; Ausbilden (1620) eines Opfergates (1716) auf der Mehrzahl von ersten Halbleiterschichten; Ausbilden (1630) einer Epitaxieschicht (1722) auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand (1706s) der Mehrzahl von zweiten Halbleiterschichten, wobei der Schritt des Ausbildens einer Epitaxieschicht auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand der Mehrzahl von zweiten Halbleiterschichten einen Schritt des Ausbildens (1630) einer facettierten Epitaxieschicht (1722f) auf der Mehrzahl von Finnenstrukturen (1712) und auf einer Seitenwand (1706s) der Mehrzahl von zweiten Halbleiterschichten aufweist; Ausbilden einer Opferschicht (1724) auf der facettierten Epitaxieschicht; Ausbilden einer Auskleidungsschicht (1726) auf der Opferschicht; Ausbilden einer Oxidschicht (1728) auf der Auskleidungsschicht; Polieren der Oxidschicht; Ausbilden (1640) einer Gatestruktur (1730) durch Ersetzen des Opfergates und der Mehrzahl von ersten Halbleiterschichten durch eine Metallschicht; Ätzen der Oxidschicht und der Auskleidungsschicht zum Freilegen der Opferschicht; selektives Ätzen der Opferschicht zum Freilegen der Epitaxieschicht; und Ausbilden (1650) eines Wrap-Around-Kontakts (1736) auf der Epitaxieschicht, wobei der Schritt des Ausbildens eines Wrap-Around-Kontakts auf der Epitaxieschicht ein Ausbilden (1650) eines Wrap-Around-Kontakts auf der facettierten Epitaxieschicht aufweist.
  12. Verfahren nach Anspruch 11, ferner aufweisend: Ausbilden einer Mehrzahl von flachen Grabenisolationsbereichen (STI-Bereichen) (1714) zwischen der Mehrzahl von Finnenstrukturen, wobei der Wrap-Around-Kontakt auf den STI-Bereichen ausgebildet wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Ausbilden der Gatestruktur ein Ausbilden einer Mehrzahl von Gatestrukturen (1730s) aufweist.
  14. Verfahren nach Anspruch 13, wobei die Gatestruktur einen Abstandshalter (1720) aufweist, der auf einer Seite der Metallschicht ausgebildet ist, und das Ausbilden des Wrap-Around-Kontakts ein Ausbilden des Wrap-Around-Kontakts auf dem Abstandshalter und auf der Epitaxieschicht zwischen der Mehrzahl von Gatestrukturen aufweist.
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