JP2019521513A - ラップアラウンドコンタクトを形成する方法および半導体デバイス - Google Patents

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Abstract

【課題】ラップアラウンドコンタクトを形成する方法および半導体デバイスを提供する。【解決手段】ラップアラウンドコンタクトを形成する方法は、複数のフィン構造上に複数の半導体層を形成するステップと、複数の半導体層上に犠牲ゲートを形成するステップと、複数のフィン構造上および複数の半導体層の側壁上にエピタキシャル層を形成するステップと、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによってゲート構造を形成するステップと、エピタキシャル層上にラップアラウンドコンタクトを形成するステップとを含む。【選択図】図１

Description

本発明は、ラップアラウンドコンタクトを含む半導体デバイスに関し、より詳細には、接触抵抗を改善することを可能にするラップアラウンドコンタクトに関する。
フィン電界効果トランジスタ（ｆｉｎＦＥＴ）は、半導体集積回路（ＩＣ）の一般的な機構になってきている。ｆｉｎＦＥＴにおいて、チャネルは、半導体垂直フィンによって形成され、ゲート電極がフィンの周りに配置され、フィンを包囲する。
ｆｉｎＦＥＴにおいて、他の形態のトランジスタと同様に、トランジスタのソース、ドレイン、およびゲート上に形成されるコンタクトが、トランジスタを半導体ＩＣの他の構成要素に接続するために使用される。ＩＣが信頼可能であり、所望の性能特性を有することを保証するためには、コンタクトの接触抵抗を低減することが重要である。
従来技術のｆｉｎＦＥＴデバイスにおいては、ダイヤモンド形状のエピタキシャル層がフィン上に形成され、ラップアラウンドコンタクトがダイヤモンド形状のエピタキシャル層の周りに形成される。それによって、ラップアラウンドコンタクトは、シリサイド界面面積を増大させることによってｆｉｎＦＥＴにおける接触抵抗を低減することができる。
それゆえ、当該技術分野において、前述の問題に対処することが必要とされている。
第１の態様から見ると、本発明は、複数のフィン構造上に複数の半導体層を形成するステップと、複数の半導体層上に犠牲ゲートを形成するステップと、複数のフィン構造上および複数の半導体層の側壁上にエピタキシャル層を形成するステップと、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによってゲート構造を形成するステップと、エピタキシャル層上にラップアラウンドコンタクトを形成するステップとを含む、ラップアラウンドコンタクトを形成する方法を提供する。
さらなる態様から見ると、本発明は、複数のフィン構造の間に複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、複数のフィン構造上に、複数の半導体層および複数の他の半導体層を交互に形成するステップと、複数の半導体層および複数の他の半導体層の上に複数の犠牲ゲートを形成するステップと、複数のフィン構造上ならびに複数の半導体層の側壁および複数の他の半導体層の側壁上に共形の高濃度ドープエピタキシャル層を形成するステップと、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによって、複数のゲート構造を形成するステップであって、ゲート構造は、金属層の側面上に形成されるスペーサを備え、半導体層を置き換えることは、犠牲ゲートを除去し、他の半導体層の間から半導体層を除去するために、エッチングを実施することを含む、複数のゲート構造を形成するステップと、エピタキシャル層上にラップアラウンドコンタクトを形成するステップであって、ラップアラウンドコンタクトは、複数のゲート構造の間でＳＴＩ領域上、スペーサ上およびエピタキシャル層上に形成され、ラップアラウンドコンタクトを形成するステップは、共形の金属ライナ層を形成するステップと、金属ライナ層上にバリア層を形成するステップと、金属シリサイド層を形成するために金属ライナ層をアニーリングするステップとを含み、ラップアラウンドコンタクトは、金属シリサイド層およびバリア層を含む、ラップアラウンドコンタクトを形成するステップとを含む、ラップアラウンドコンタクトを形成する方法を提供する。
さらなる態様から見ると、本発明は、複数のフィン構造上に形成されている複数の半導体層と、複数のフィン構造上および複数の半導体層の側壁上に形成されているエピタキシャル層と、複数の半導体層上に形成されているゲート構造と、エピタキシャル層上に形成されているラップアラウンドコンタクトとを備える、半導体デバイスを提供する。
前述の従来のデバイスおよび方法の上記および他の問題、不利益、および欠点に照らして、本発明の例示的な態様は、従来のデバイスよりも改善した接触抵抗を有することができるラップアラウンドコンタクトを含む半導体デバイスに関する。
本発明の例示的な態様は、複数のフィン構造上に複数の半導体層を形成するステップと、複数の半導体層上に犠牲ゲートを形成するステップと、複数のフィン構造上および複数の半導体層の側壁上にエピタキシャル層を形成するステップと、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによってゲート構造を形成するステップと、エピタキシャル層上にラップアラウンドコンタクトを形成するステップとを含む、ラップアラウンドコンタクトを形成する方法に関する。
本発明の別の例示的な態様は、複数のフィン構造上に形成されている複数の半導体層と、複数のフィン構造上および複数の半導体層の側壁上に形成されているエピタキシャル層と、複数の半導体層上に形成されているゲート構造と、エピタキシャル層上に形成されているラップアラウンドコンタクトとを含む、半導体デバイスに関する。
本発明の別の例示的な態様は、複数のフィン構造上に複数の半導体層を形成するステップと、複数の半導体層上に犠牲ゲートを形成するステップと、複数のフィン構造上および複数の半導体層の側壁上にファセットエピタキシャル層を形成するステップと、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによってゲート構造を形成するステップと、ファセットエピタキシャル層上にラップアラウンドコンタクトを形成するステップとを含む、ラップアラウンドコンタクトを形成する方法に関する。
本発明の別の例示的な態様は、複数のフィン構造上に形成されている複数の半導体層と、複数のフィン構造上および複数の半導体層の側壁上に形成されているファセットエピタキシャル層と、複数の半導体層上に形成されているゲート構造と、ファセットエピタキシャル層上に形成されているラップアラウンドコンタクトとを含む、半導体デバイスに関する。
本発明の別の例示的な態様は、複数のフィン構造の間に複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、複数のフィン構造上に、複数の半導体層および複数の他の半導体層を交互に形成するステップと、複数の半導体層および複数の他の半導体層の上に複数の犠牲ゲートを形成するステップと、複数のフィン構造上ならびに複数の半導体層の側壁および複数の他の半導体層の側壁上に共形の高濃度ドープエピタキシャル層を形成するステップと、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによって、複数のゲート構造を形成するステップであって、ゲート構造は、金属層の側面上に形成されるスペーサを備え、半導体層を置き換えることは、犠牲ゲートを除去し、他の半導体層の間から半導体層を除去するために、エッチングを実施することを含む、複数のゲート構造を形成するステップと、エピタキシャル層上にラップアラウンドコンタクトを形成するステップであって、ラップアラウンドコンタクトは、ＳＴＩ領域上、スペーサ上および複数のゲート構造の間のエピタキシャル層上に形成され、ラップアラウンドコンタクトを形成するステップは、共形の金属ライナ層を形成するステップと、金属ライナ層上にバリア層を形成するステップと、金属シリサイド層を形成するために金属ライナ層をアニーリングするステップとを含み、ラップアラウンドコンタクトは、金属シリサイド層およびバリア層を含む、ラップアラウンドコンタクトを形成するステップとを含む、ラップアラウンドコンタクトを形成する方法に関する。
その固有の新規な特徴によって、本発明は、従来のデバイスよりも改善した接触抵抗を有することができるラップアラウンドコンタクトを含む半導体デバイスを提供する。
上記および他の目的、態様および利点は、図面を参照して本発明の実施形態の以下の詳細な説明からより良好に理解されよう。
本発明の例示的な態様による、ラップアラウンドコンタクトを形成する方法１００を示す図である。 本発明の例示的な態様による、半導体デバイス２００内の基板２０２上の複数の半導体層２０３の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造を横断し、図２の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内にフィン構造２１２を形成するための基板２０２ならびに第１の半導体層２０４および第２の半導体層２０６のエッチングにおける、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図４の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内のシャロートレンチアイソレーション（ＳＴＩ）領域２１４の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図６の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内のフィン構造２１２の暴露における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図８の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内の犠牲ゲート２１６の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図１０の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内の犠牲ゲート２１６上のスペーサ２２０の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図１２の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内の半導体層２０３上のエピタキシャル層２２２の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図１４の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内のポリオープンＣＭＰ（ＰＯＣ）の実施における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図１６の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内の犠牲ゲート２１６のエッチングにおける、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図１８の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内のゲート構造２３０（例えば、複数のゲート構造２３０）の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図２０の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内のゲート構造２３０の凹化における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図２２の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内の酸化物層２２８のエッチングにおける、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図２４の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内の犠牲層２２４（例えば、非ドープゲルマニウム）のエッチングにおける、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図２６の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の例示的な態様による、半導体デバイス２００内のラップアラウンドコンタクト２３６の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造２１２を横断し、図２８の断面Ａ−Ａに沿った、半導体デバイス２００の図である。 本発明の別の例示的な態様による、ラップアラウンドコンタクトを形成する方法１６００を示す図である。 本発明の例示的な態様による、半導体デバイス１７００内のゲート構造１７１６の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図３１の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内の犠牲ゲート２１６上のスペーサ１７２０の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図３３の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内の第１の半導体層１７０４（例えば、シリコンゲルマニウム層）のインデンティングにおける、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図３５の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内のスペーサ１７２０の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図３７の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内のスペーサ１７２０のエッチングにおける、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図３９の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内のファセットエピタキシャル層１７２２の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図４１の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内のＰＯＣライナ層１７２６および酸化物層１７２８の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図４３の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内の犠牲ゲート１７１６のエッチングにおける、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図４５の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内のゲート構造１７３０（例えば、複数のゲート構造）の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図４７の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内の酸化物層１７２８の除去における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図４９の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内のＰＯＣライナ層１７２６および犠牲層１７２４の除去における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図５１の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。 本発明の例示的な態様による、半導体デバイス１７００内のラップアラウンドコンタクト１７３６の形成における、ゲート構造を横断する図である。 本発明の例示的な態様による、フィン構造１７１２を横断し、図５３の断面Ａ−Ａに沿った、半導体デバイス１７００の図である。
ここで図面を参照すると、図１〜図５４は、本発明の例示的な態様を示す。
上記で言及したように、ラップアラウンドコンタクトを使用して、従来技術のｆｉｎＦＥＴデバイスにおける接触抵抗を低減することができる。しかしながら、これらの従来技術のデバイスにおけるフィンピッチの極端なスケーリング（例えば、５０ｎｍ未満のフィンピッチ）に起因して、エピタキシを融合しないこと（例えば、フィン上に形成されるエピタキシャル層が形成中に融合するのを防止すること）は、極度に困難である。接触面積（例えば、接触長さ）を改善し、それによって接触抵抗を低減するための代替的な方法は、界面面積を増大させるためにフィン構造の側壁を利用すること（例えば、フィン構造の側壁上にエピタキシャル層を形成すること）である。
本発明の例示的な態様は、他方において、フィンピッチのスケーリングが極端であっても（例えば、５０ｎｍ未満のフィンピッチ）、ラップアラウンドコンタクトを使用することによって、接触面積（例えば、接触長さ）を増大させ、接触抵抗を低減することができる。
第１の実施形態
図１は、本発明の例示的な態様による、ラップアラウンドコンタクトを形成する方法１００を示す。
図１に示すように、方法１００は、複数のフィン構造上に複数の半導体層を形成すること（１１０）と、複数の半導体層上に犠牲ゲートを形成すること（１２０）と、複数のフィン構造上および複数の半導体層の側壁上にエピタキシャル層（例えば、共形の高濃度ドープエピタキシャル薄膜）を形成すること（１３０）と、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによってゲート構造を形成すること（１４０）と、エピタキシャル層上にラップアラウンドコンタクトを形成すること（１５０）とを含む。
方法１００はまた、複数のフィン構造の間に複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成することをも含むことができ、ラップアラウンドコンタクトは、ＳＴＩ領域上に形成される。ゲート構造を形成すること（１４０）は、例えば、複数のゲート構造を形成することを含んでもよく、ゲート構造は、金属層の側面上に形成されるスペーサを含むことができる。ラップアラウンドコンタクトを形成すること（１５０）は、スペーサ上および複数のゲート構造の間のエピタキシャル層上にラップアラウンドコンタクトを形成することを含むことができる。
ラップアラウンドコンタクトを形成すること（１５０）は、共形の金属ライナ層を形成することと、金属ライナ層上にバリア層を形成することと、金属シリサイド層を形成するために金属ライナ層をアニーリングすることとを含むことができ、ラップアラウンドコンタクトは、金属シリサイド層とバリア層とを含む。金属充填層も、バリア層上に形成することができる。
方法１００はまた、エピタキシャル層上に犠牲層を形成することと、犠牲層上にライナ層を形成することと、ライナ層上に酸化物層を形成することと、酸化物層を研磨することとをも含むことができる。犠牲層は、例えば、ゲルマニウムを含んでもよく、ライナ層は、例えば、窒化ケイ素を含んでもよく、酸化物層は、例えば、チタニア−シリカ（ＴＳ）酸化物を含んでもよい。
方法１００はまた、複数の半導体層と交互に複数の他の半導体層を形成することをも含むことができ、半導体層を置き換えることは、犠牲ゲートを除去し、他の半導体層の間から半導体層を除去するために、エッチングを実施することを含むことができる。
再び図面を参照すると、図２〜図２９は、本発明の別の例示的な態様による、半導体デバイス２００内にラップアラウンドコンタクトを形成する方法を示す。
特に、図２は、本発明の例示的な態様による、半導体デバイス２００内の基板２０２上の複数の半導体層２０３の形成における、ゲート構造を横断する図を示す。図３は、本発明の例示的な態様による、フィン構造を横断し、図２の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
半導体層２０３は、第１の半導体層２０４および第２の半導体層２０６を含むことができる。図２〜図３に示すように、第１の半導体層２０４は、基板２０２上で第２の半導体層２０６と交互に形成することができる。特に、半導体層２０３は、１ｎｍ〜１００ｎｍの範囲内の厚さを有するナノシートまたは複数のナノシートを含む。
第１の半導体層２０４は、例えば、シリコンゲルマニウム（ＳｉＧｅ）（例えば、約３０％のゲルマニウムを含有するシリコンゲルマニウム）を含んでもよく、第２の半導体層２０６は、例えば、シリコンを含んでもよく、基板２０２は、例えば、シリコンを含んでもよい。
第１の半導体層２０４および第２の半導体層２０６はまた、例えば、エピタキシによって形成されてもよい。すなわち、第１の半導体層２０４および第２の半導体層２０６は、基板２０２上に成長されるエピタキシャル層であってもよい。第１の半導体層２０４および第２の半導体層２０６の厚さは、実質的に同じであってもよく、例えば、２ｎｍ〜１５ｎｍの範囲内であってもよい。
図２に示すように、第１の半導体層２０４を最初に基板２０２の表面上に形成することができ、半導体層２０３の最上層とすることができる。７つの半導体層２０３が図２〜図３に示されているが、他の数の半導体層２０３が使用されてもよい。
同じく図２〜図３に示すように、第１の半導体層２０４および第２の半導体層２０６の上にハードマスク２０８を形成することができる。ハードマスク２０８は、例えば、窒化ケイ素（ＳｉＮ）を含んでもよく、半導体デバイス２００のパターニングに使用することができる。
図４は、本発明の例示的な態様による、半導体デバイス２００内にフィン構造２１２を形成するための基板２０２ならびに第１の半導体層２０４および第２の半導体層２０６のエッチングにおける、ゲート構造を横断する図を示す。図５は、本発明の例示的な態様による、フィン構造２１２を横断し、図４の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
基板２０２ならびに第１の半導体層２０４および第２の半導体層２０６のエッチングは、ハードマスク２０８を利用することができる。特に、エッチングは、反応性イオンエッチング（ＲＩＥ）によって実施されてもよい。
フィン構造２１２の間の空間を小さくすることができる（例えば、３０ｎｍ未満）ことに留意することが重要である。
図６は、本発明の例示的な態様による、半導体デバイス２００内のシャロートレンチアイソレーション（ＳＴＩ）領域２１４の形成における、ゲート構造を横断する図を示す。特に、図７は、本発明の例示的な態様による、フィン構造２１２を横断し、図６の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
ＳＴＩ領域２１４は、例えば、酸化物を堆積することによって形成されてもよい。図７に示すように、ＳＴＩ領域２１４は、（例えば、化学機械研磨（ＣＭＰ）によって）ハードマスク２０８の上面と実質的に同一平面上にある上面を有するように形成することができる。
図８は、本発明の例示的な態様による、半導体デバイス２００内のフィン構造２１２の暴露における、ゲート構造を横断する図を示す。特に、図９は、本発明の例示的な態様による、フィン構造２１２を横断し、図８の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図８に示すように、フィン構造２１２を暴露するために、ＳＴＩ領域２１４を（例えば、希釈ＨＦ、緩衝ＨＦまたはＣＯＲ化学作用によって）エッチングすることができる。ＳＴＩ領域２１４は、ＳＴＩ領域２１４の上面が一番下の第１の半導体層２０４ａの下になる点までエッチングすることができる。フィン構造２１２を暴露するためにＳＴＩ領域２１４をエッチングした後、例えば、高温Ｈ３ＰＯ４酸によって、ハードマスク２０８を除去することができる。
図１０は、本発明の例示的な態様による、半導体デバイス２００内の犠牲ゲート２１６の形成における、ゲート構造を横断する図を示す。図１１は、本発明の例示的な態様による、フィン構造２１２を横断し、図１０の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図１０に示すように、一番上の第１の半導体層２０４および第２の半導体層２０６の上に、ゲート絶縁層２１５（例えば、酸化ケイ素のようなゲート酸化物層、または高ｋ材料）を形成することができ、ゲート絶縁層２１５上に犠牲ゲート２１６を形成することができ、犠牲ゲート２１６上にマスク２１８を形成することができる。
犠牲ゲート２１６は、例えば、ポリシリコンから形成されてもよい。マスク２１８は、例えば、マスク２１８は、例えば、犠牲ゲート２１６上に形成される窒化ケイ素層２１８ａと、窒化ケイ素層２１８ａ上に形成される酸化物層２１８ｂ（例えば、ＴＳ酸化物、酸化ケイ素）とを含むことができる。
ゲート絶縁層２１５、犠牲ゲート２１６およびマスク２１８はすべて、堆積（例えば、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）など）によって形成することができる。
その後、マスク２１８をパターニングして、図１０に示すように、犠牲ゲート２１６およびゲート絶縁層２１５をエッチング（例えば、パターニング）するために使用することができる。エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）によって実施されてもよい。
図１２は、本発明の例示的な態様による、半導体デバイス２００内の犠牲ゲート２１６上のスペーサ２２０の形成における、ゲート構造を横断する図を示す。図１３は、本発明の例示的な態様による、フィン構造２１２を横断し、図１２の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
例えば、デバイス２００上に（例えば、デバイス２００の表面全体の上に）窒化ケイ素層を堆積し、その後、ＲＩＥ（例えば、方向性エッチング）を使用して窒化ケイ素層をエッチングしてスペーサ２２０を形成することによって、スペーサ２２０を形成することができる。スペーサ２２０は、基板２０２から遠ざかる方向において先細りになるように形成することができる。
図１２〜図１３にさらに示すように、エッチングはまた、半導体層２０３の、フィン構造２１２上および犠牲ゲート２１６付近の一部分をも除去し得る。半導体層２０３は、犠牲ゲート２１６付近の基板２０２の上面が一番下の第１の半導体層２０４ａの下になる点までエッチングすることができる。
例えば、半導体デバイス２００が電界効果トランジスタ（ＦＥＴ）になるべきである場合、半導体層２０３は、ＦＥＴのチャネル領域としての役割を果たすことができる。
図１３に示すように、エッチングは、フィン構造２１２上の半導体層２０３全体がエッチング除去され、基板２０２の上面がＳＴＩ領域２１４の上面と実質的に同一平面上になるか、または、その下になるように、実施することができる。ここでも、フィン構造２１２の間の空間は、２０ｎｍ未満であり得る。
図１４は、本発明の例示的な態様による、半導体デバイス２００内の半導体層２０３上のエピタキシャル層２２２の形成における、ゲート構造を横断する図を示す。図１５は、本発明の例示的な態様による、フィン構造２１２を横断し、図１４の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図１４に示すように、半導体層２０３の側壁２０３ｓ上、および、半導体層２０３のスタックに隣接する（例えば、その間にある）基板２０２の上面上に、エピタキシャル層２２２を成長させることができる。図１５に示すように、エピタキシャル層２２２は、フィン構造２１２の上面上に形成することができる。エピタキシャル層２２２は、共形に形成することができ、１ｎｍ〜１０ｎｍの範囲内の厚さを有することができる。
エピタキシャル層２２２は、例えば、ドープエピタキシャル層を含んでもよい。例えば、エピタキシャル層２２２が炭化ケイ素である場合、ドーパントはリンを含んでもよく、エピタキシャル層がシリコンゲルマニウムである場合、ドーパントはホウ素を含んでもよく、その他の場合も同様に考えられる。エピタキシャル層２２２は、半導体デバイス２００内のソース／ドレイン接合部を形成するために使用することができる。
エピタキシャル層２２２の形成は、エピタキシャル層２２２の融合を回避し、ラップアラウンドコンタクトのための空間がエピタキシャル層２２２上に形成されることを可能にするように行われることに留意することが重要である。例えば、図１４〜図１５に示すように、半導体層の側壁２０３ｓ上に形成されるエピタキシャル層２２２の間の距離ｄ１、および、フィン構造２１２上に形成されるエピタキシャル層２２２の間の距離ｄ２は各々、少なくとも５ｎｍであるべきである。
さらに、エピタキシャル層２２２上に犠牲層２２４を形成することができる（例えば、その場に成長される、ＰＶＤ、ＣＶＤなどによって堆積される）。犠牲層２２４は、例えば、ゲルマニウム（例えば、非ドープの純粋なゲルマニウム）またはゲルマニウム含有量が高い（例えば、高％Ｇｅ）シリコンゲルマニウムを含んでもよい。犠牲層２２４の上面の高さは、半導体層２０３の側壁２０３ｓ上に形成されるエピタキシャル層２２２の上面の高さよりも高くすることができる。
図１６は、本発明の例示的な態様による、半導体デバイス２００内のポリオープンＣＭＰ（ＰＯＣ）の実施における、ゲート構造を横断する図を示す。図１７は、本発明の例示的な態様による、フィン構造２１２を横断し、図１６の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図１６〜図１７に示すように、犠牲層２２４上にＰＯＣライナ層２２６を形成することができ（例えば、ＰＶＤ、ＣＶＤなどによって堆積される）、ＰＯＣライナ層２２６上に酸化物層２２８（例えば、ＴＳ酸化物）を形成することができる（例えば、ＰＶＤ、ＣＶＤなどによって堆積される）。ＰＯＣライナ層２２６は、例えば、窒化ケイ素または他の低ｋ材料であってもよい。
酸化物層２２８が形成された後、犠牲ゲート２１６の上面２１６ｓ（例えば、ポリシリコンの上面）が露出するまで、ＣＭＰを実施することができる。
図１８は、本発明の例示的な態様による、半導体デバイス２００内の犠牲ゲート２１６のエッチングにおける、ゲート構造を横断する図を示す。図１９は、本発明の例示的な態様による、フィン構造２１２を横断し、図１８の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図１８に示すように、空隙Ｖ１が形成されるように犠牲ゲート２１６（ポリシリコン）を除去するために、また、空隙Ｖ２（例えば、複数の空隙Ｖ２）が形成されるように第１の半導体層２０４（例えば、シリコンゲルマニウム）を除去するために、エッチング（例えば、選択的エッチング）を実施することができる。
ゲート酸化物２１５はこの時点でなくなっており、すなわち、犠牲ゲート２１６の犠牲エッチング後で、かつ、半導体層２０４の犠牲エッチング前に除去されているため、ゲート酸化物２１５は図１８〜図２８には示されていないことに留意されたい。
図２０は、本発明の例示的な態様による、半導体デバイス２００内のゲート構造２３０（例えば、複数のゲート構造２３０）の形成における、ゲート構造を横断する図を示す。図２１は、本発明の例示的な態様による、フィン構造２１２を横断し、図２０の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図２０に示すように、導電性材料の層２３２が第２の半導体層２０６の間に形成されるように、第１の金属が、空隙Ｖ２を充填するように半導体デバイス２００上に堆積される。ゲート構造２３０（例えば、置換金属ゲート（ＲＭＧ））を形成するために、（例えば、ゲートスタックを充填するために）空隙Ｖ１を完全に充填するように、半導体デバイス２００上に第２の導電性材料（例えば、タングステン、コバルトのような金属、または、タングステンもしくはコバルトを含む合金）を堆積することができる（例えば、ＰＶＤ）。導電性材料はその後、ゲート構造２３０の上面２３０ｓが酸化物層２２８の上面と実質的に同一平面上になるように、（例えば、ＣＭＰによって）研磨することができる。
図２２は、本発明の例示的な態様による、半導体デバイス２００内のゲート構造２３０の凹化における、ゲート構造を横断する図を示す。
図２３は、本発明の例示的な態様による、フィン構造２１２を横断し、図２２の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図２２に示すように、ゲート構造２３０は、ゲート構造２３０の上面２３０ｓを、酸化物層２２８の上面の下になるように凹化するためにエッチングすることができる。その後、ゲート構造２３０のエッチングによって形成される凹部を充填するように、ゲート構造の上面２３０ｓ上に犠牲キャップ２３４（例えば、窒化ケイ素）を形成することができる。
犠牲キャップ２３４の上面が酸化物層２２８の上面と実質的に同一平面上になるように、もう一度研磨（例えば、ＣＭＰ）を実施することができる。
図２４は、本発明の例示的な態様による、半導体デバイス２００内の酸化物層２２８のエッチングにおける、ゲート構造を横断する図を示す。図２５は、本発明の例示的な態様による、フィン構造２１２を横断し、図２４の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
図２４に示すように、酸化物層２２８およびＰＯＣライナ層２２６を除去し、犠牲層２２４の上面２２４ｓを露出させるために、エッチング（例えば、ＲＩＥまたはガラスクラスターイオンビーム（ＧＣＩＢ））を実施することができる。
図２６は、本発明の例示的な態様による、半導体デバイス２００内の犠牲層２２４（例えば、非ドープゲルマニウム）のエッチングにおける、ゲート構造を横断する図を示す。図２７は、本発明の例示的な態様による、フィン構造２１２を横断し、図２６の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
犠牲層２２４は、エピタキシャル層２２２の上面が露出するまで、例えば、ＳＣ１（水酸化アンモニウムおよび過酸化水素）、ＨＣｌなどを使用した選択的エッチングによって除去することができる。
図２８は、本発明の例示的な態様による、半導体デバイス２００内のラップアラウンドコンタクト２３６の形成における、ゲート構造を横断する図を示す。図２９は、本発明の例示的な態様による、フィン構造２１２を横断し、図２８の断面Ａ−Ａに沿った、半導体デバイス２００の図を示す。
例えば、半導体デバイス２００の上に（例えば、デバイス全体の上に）金属層２３８（例えば、チタン）を（例えば、ＰＶＤによって）堆積することによって、ラップアラウンドコンタクト２３６を形成することができる。金属層２３８は、エピタキシャル層２２２（例えば、基板２０２上および半導体層２０３の側壁２０３ｓ上のエピタキシャル層）の表面、スペーサ２２０の表面および犠牲キャップ２３４の表面に一致するように、共形に形成することができる。金属層２３８が堆積された後、金属層２３８を共形に形成するためにエッチングを実施することができる。
金属層２３８上にバリア層２３９（例えば、窒化チタン）を形成することができ（例えば、原子層堆積（ＡＬＤ）によって）、バリア層２３９上に別の金属層２４０（例えば、タングステン）を形成することができる（例えば、ＰＶＤによって堆積される）。他の金属層２４０の上面が犠牲キャップ２３４の上面と実質的に同一平面上になり得るように、他の金属層２４０を（例えば、ＣＭＰによって）研磨することができる。
その後、金属層２３８（例えば、チタン）をエピタキシャル層２２２のケイ素表面と反応させ、エピタキシャル層２２２と金属層２３８との間に金属シリサイド層２４２（例えば、ケイ化チタン層）を形成するために、半導体デバイス２００を（例えば、レーザアニールによる）熱処理によって加熱することができる。
第２の実施形態
図３０は、本発明の別の例示的な態様による、ラップアラウンドコンタクトを形成する方法１６００を示す。
図３０に示すように、方法１６００は、複数のフィン構造上に複数の半導体層を形成すること（１６１０）と、複数の半導体層上に犠牲ゲートを形成すること（１６２０）と、複数のフィン構造上および複数の半導体層の側壁上にファセットエピタキシャル層を形成すること（１６３０）と、犠牲ゲートおよび複数の半導体層を金属層に置き換えることによってゲート構造を形成すること（１６４０）と、ファセットエピタキシャル層上にラップアラウンドコンタクトを形成すること（１６５０）とを含む。
再び図面を参照すると、図３１〜図５４は、本発明の別の例示的な態様による、半導体デバイス１７００内にラップアラウンドコンタクトを形成する方法を示す。
特に、図３１は、本発明の例示的な態様による、半導体デバイス１７００内のゲート構造１７１６の形成における、ゲート構造を横断する図を示す。図３２は、本発明の例示的な態様による、フィン構造１７１２を横断し、図３１の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
フィン構造１７１２およびゲート構造１７１６は、図２〜図１１を参照して上述したフィン構造２１２およびゲート構造２１６のものと同様の方法で形成することができる。
半導体層１７０３は、第１の半導体層１７０４および第２の半導体層１７０６を含むことができる。図３１〜図３２に示すように、第１の半導体層１７０４は、基板１７０２上で第２の半導体層１７０６と交互に形成することができる。
第１の半導体層１７０４は、例えば、シリコンゲルマニウム（ＳｉＧｅ）を含んでもよく、第２の半導体層１７０６は、例えば、シリコンを含んでもよく、基板１７０２は、例えば、シリコンを含んでもよい。特に、半導体層１７０３は、１ｎｍ〜１００ｎｍの範囲内の厚さを有するナノシートまたは複数のナノシートを含んでもよい。
第１の半導体層１７０４および第２の半導体層１７０６はまた、例えば、エピタキシによって形成されてもよい。すなわち、第１の半導体層１７０４および第２の半導体層１７０６は、基板１７０２上に成長されるエピタキシャル層であってもよい。第１の半導体層１７０４および第２の半導体層１７０６の厚さは、実質的に同じであってもよく、例えば、１ｎｍ〜１００ｎｍの範囲内であってもよい。
図３１に示すように、第１の半導体層１７０４を最初に基板１７０２の表面上に形成することができ、半導体層１７０３の最上層とすることができる。７つの半導体層１７０３が図３１〜図３２に示されているが、他の数の半導体層１７０３が使用されてもよい。
同じく図３１〜図３２に示すように、第１の半導体層１７０４および第２の半導体層１７０６の上にハードマスク１７０８を形成することができる。ハードマスク１７０８は、例えば、窒化ケイ素（ＳｉＮ）を含んでもよく、半導体デバイス１７００のパターニングに使用することができる。
フィン構造１７１２を形成するために、基板１７０２ならびに第１の半導体層１７０４および第２の半導体層１７０６をエッチングするために、ハードマスクを使用することができる。ここでも、フィン構造１７１２の間の空間を小さくすることができる（例えば、３０ｎｍ未満）ことに留意することが重要である。
ＳＴＩ領域１７１４は、例えば、酸化物を堆積することによって形成されてもよい。ＳＴＩ領域１７１４は、最初に、（例えば、化学機械研磨（ＣＭＰ）によって）ハードマスク１７０８の上面と実質的に同一平面上にある上面を有するように形成することができ、その後、フィン構造１７１２を暴露するために、（例えば、希釈ＨＦ、緩衝ＨＦまたはＣＯＲによって）エッチングすることができる。図３２に示すように、ＳＴＩ領域１７１４は、ＳＴＩ領域１７１４の上面が一番下の第１の半導体層１７０４ａの下になる点までエッチングすることができる。
一番上の第１の半導体層１７０４および第２の半導体層１７０６の上に、ゲート絶縁層１７１５（例えば、酸化ケイ素のようなゲート酸化物層、または高ｋ材料）を形成することができ、ゲート絶縁層１７１５上に犠牲ゲート１７１６を形成することができ、犠牲ゲート１７１６上にマスク１７１８を形成することができる。
犠牲ゲート１７１６は、例えば、ポリシリコンから形成されてもよい。マスク１７１８は、例えば、マスク２１８は、例えば、犠牲ゲート１７１６上に形成される窒化ケイ素層１７１８ａと、窒化ケイ素層１７１８ａ上に形成される酸化物層１７１８ｂ（例えば、酸化ケイ素）とを含むことができる。ゲート絶縁層１７１５、犠牲ゲート１７１６およびマスク１７１８はすべて、堆積（例えば、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）など）によって形成することができる。
その後、マスク１７１８をパターニングして、図３１に示すように、犠牲ゲート１７１６およびゲート絶縁層１７１５をエッチング（例えば、パターニング）するために使用することができる。エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）によって実施されてもよい。
図３３は、本発明の例示的な態様による、半導体デバイス１７００内の犠牲ゲート２１６上のスペーサ１７２０の形成における、ゲート構造を横断する図を示す。図３４は、本発明の例示的な態様による、フィン構造１７１２を横断し、図３３の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
例えば、デバイス１７００上に（例えば、デバイス１７００の表面全体の上に）窒化ケイ素層を堆積し、その後、ＲＩＥ（例えば、方向性エッチング）を使用して窒化ケイ素層をエッチングしてスペーサ１７２０を形成することによって、スペーサ１７２０を形成することができる。図１２のスペーサ２２０とは異なり、スペーサ１７２０は必ずしも、先細りになるように形成されるとは限らない。
図３３〜図３４にさらに示すように、エッチングはまた、半導体層１７０３の、フィン構造１７１２上および犠牲ゲート１７１６付近の一部分をも除去し得る。半導体層１７０３は、犠牲ゲート１７１６付近の基板１７０２の上面が一番下の第１の半導体層１７０４ａの下になる点までエッチングすることができる。
図３４に示すように、フィン構造１７１２の上面がＳＴＩ領域１７１４の上面と実質的に同一平面上になるように、エッチングを実施することができる。ここでも、フィン構造１７１２の間の空間は、３０ｎｍ未満であり得る。
図３５は、本発明の例示的な態様による、半導体デバイス１７００内の第１の半導体層１７０４（例えば、シリコンゲルマニウム層）のインデンティングにおける、ゲート構造を横断する図を示す。図３６は、本発明の例示的な態様による、フィン構造１７１２を横断し、図３５の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
図３５に示すように、第１の半導体層１７０４（例えば、シリコンゲルマニウム）は、第２の半導体層１７０６（例えば、シリコン）からインデンティングされるようにエッチングすることができる。これは、ＳＣ１（水酸化アンモニウムおよび過酸化水素）、ＨＣｌなどを使用することによって、エッチングによって達成することができる。
図３５にさらに示すように、インデントの量は、５ｎｍ〜１０ｎｍの範囲内であり得、第１の半導体層１７０６の側壁を過ぎて延伸する第２の半導体層１７０６の長さは、インデントの量に等しい。すなわち、インデント量は、スペーサ１７２０の厚さと実質的に同じとすることができ、それによって、第１の半導体層１７０４の残りの部分（例えば、中心部分）の幅Ｗは５ｎｍ〜５００ｎｍの範囲内にあり、犠牲ゲート１７１６の幅に実質的に等しい。
図３７は、本発明の例示的な態様による、半導体デバイス１７００内のスペーサ１７２０の形成における、ゲート構造を横断する図を示す。図３８は、本発明の例示的な態様による、フィン構造１７１２を横断し、図３７の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
図３７に示すように、スペーサ１７２０は、窒化ケイ素または他の低ｋ材料（例えば、図３１においてスペーサ１７２０を形成するのに元々使用されているものと同じ材料）のような追加の絶縁材料を（例えば、ＡＬＤ、ＰＶＤ、ＣＶＤなどを使用して）堆積することによって、さらに成長させることができる。スペーサ１７２０は、第２の半導体層１７０６の、第１の半導体層１７０４の側壁を越えて延伸する部分を被覆するように形成することができる。
図３９は、本発明の例示的な態様による、半導体デバイス１７００内のスペーサ１７２０のエッチングにおける、ゲート構造を横断する図を示す。図４０は、本発明の例示的な態様による、フィン構造１７１２を横断し、図３９の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
スペーサ１７２０は、スペーサ１７２０の厚さが低減され、スペーサ１７２０の側壁１７２０ｓが第２の半導体層１７０６の側壁１７０６ｓと実質的に位置合わせされるように（例えば、Ｈ３ＰＯ４のようなＲＩＥまたはＷＥＴ化学作用を使用して）エッチングすることによって、「引き戻す」ことができる。すなわち、スペーサ１７２０は、第１の半導体層１７０４をインデンティングすることによって形成される「空洞」内にあるままである。
図４０に示すように、エッチングはまた、フィン構造１７１２およびＳＴＩ領域１７１４の表面からスペーサ材料を除去することもできる。
図４１は、本発明の例示的な態様による、半導体デバイス１７００内のファセットエピタキシャル層１７２２の形成における、ゲート構造を横断する図を示す。図４２は、本発明の例示的な態様による、フィン構造１７１２を横断し、図４１の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
ファセット１７２２ｆ（例えば、（１１１）ファセット）が形成されるように、半導体デバイス１７００の露出したケイ素表面上にファセットエピタキシャル層１７２２を成長させることができる。特に、ファセット１７２２ｆは、第２の半導体層１７０６の側壁１７０６ｓ上、およびフィン１７１２上に形成することができる。
ファセットエピタキシャル層１７２２の厚さは、５ｎｍ〜１０ｎｍの範囲内であってもよい。すなわち、ファセットエピタキシャル層１７２２のファセット１７２２ｆの最大厚さは、５ｎｍ〜１０ｎｍの範囲内であってもよい。図４１に示すように、ファセット１７２２ｆは、スペーサ１７２０の側壁１７２０ｓへと側方に（例えば、第２の半導体層１７０６とスペーサ１７２０との間の界面の上に）、および、ＳＴＩ領域１７１４の上面へと成長することができる。
ファセットエピタキシャル層１７２２は、例えば、ドープエピタキシャル層を含んでもよい。例えば、エピタキシャル層１７２２が炭化ケイ素である場合、ドーパントはリンを含んでもよく、エピタキシャル層がシリコンゲルマニウムである場合、ドーパントはホウ素を含んでもよく、その他の場合も同様に考えられる。エピタキシャル層１７２２は、半導体デバイス１７００のソース領域およびドレイン領域とチャネルとの間の接合部を形成することができる。
エピタキシャル層１７２２の形成は、エピタキシャル層１７２２の融合を回避し、ラップアラウンドコンタクトのための空間がエピタキシャル層１７２２上に形成されることを可能にするように行われることに留意することが重要である。例えば、図４１〜図４２に示すように、第２の半導体層１７０６の側壁１７０６ｓ上に形成されるエピタキシャル層１７２２の間の距離ｄ１、および、フィン構造１７１２上に形成されるファセットエピタキシャル層１７２２の間の距離ｄ２は各々、少なくとも５ｎｍであるべきである。
さらに、ファセットエピタキシャル層１７２２上に犠牲層１７２４を形成することができる（例えば、その場に成長される、ＰＶＤ、ＣＶＤなどによって堆積される）。犠牲層１７２４は、例えば、ゲルマニウム（例えば、非ドープの純粋なゲルマニウム）またはゲルマニウム含有量が高い（例えば、高％Ｇｅ）シリコンゲルマニウムを含んでもよい。犠牲層１７２４の上面の高さは、半導体層１７０３の側壁１７０３ｓ上に形成されるエピタキシャル層１７２２の上面の高さよりも高くすることができる。
図４３は、本発明の例示的な態様による、半導体デバイス１７００内のＰＯＣライナ層１７２６および酸化物層１７２８の形成における、ゲート構造を横断する図を示す。図４４は、本発明の例示的な態様による、フィン構造１７１２を横断し、図４３の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
図４３〜図４４に示すように、犠牲層１７２４上にＰＯＣライナ層１７２６を形成することができ（例えば、ＰＶＤ、ＣＶＤなどによって堆積される）、ＰＯＣライナ層１７２６上に酸化物層１７２８（例えば、ＴＳ酸化物）を形成することができる（例えば、ＰＶＤ、ＣＶＤなどによって堆積される）。ＰＯＣライナ層１７２６は、例えば、窒化ケイ素または他の低ｋ材料であってもよい。
酸化物層１７２８が形成された後、犠牲ゲート１７１６の上面（例えば、ポリシリコンの上面）が露出するまで、ＣＭＰを実施することができる。
図４５は、本発明の例示的な態様による、半導体デバイス１７００内の犠牲ゲート１７１６のエッチングにおける、ゲート構造を横断する図を示す。図４６は、本発明の例示的な態様による、フィン構造１７１２を横断し、図４５の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
図４５に示すように、空隙Ｖ１が形成されるように犠牲ゲート１７１６（ポリシリコン）を除去するために、また、空隙Ｖ２（例えば、複数の空隙Ｖ２）が形成されるように第１の半導体層２０４（例えば、シリコンゲルマニウム）の残りの部分（例えば、中心部分）を除去するために、エッチング（例えば、選択的エッチング）を実施することができる。
ゲート酸化物１７１５はこの時点でなくなっており、すなわち、ポリ１７１６の犠牲エッチング後で、かつ、半導体層１７０４の犠牲エッチング前に除去されているため、ゲート酸化物１７１５は図４５〜図５３には明瞭に示されていない。
図４７は、本発明の例示的な態様による、半導体デバイス１７００内のゲート構造１７３０（例えば、複数のゲート構造）の形成における、ゲート構造を横断する図を示す。図４８は、本発明の例示的な態様による、フィン構造１７１２を横断し、図４７の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
図４７に示すように、導電性材料の層１７３２が第２の半導体層１７０６の間に形成されるように、第１の金属が、空隙Ｖ２を充填するように半導体デバイス１７００上に堆積される。ゲート構造１７３０（例えば、置換金属ゲート（ＲＭＧ））を形成するために、（例えば、ゲートスタックを充填するために）空隙Ｖ１を完全に充填するように、半導体デバイス１７００上に第２の導電性材料（例えば、タングステン、コバルトのような金属、または、タングステンもしくはコバルトを含む合金）を堆積することができる（例えば、ＰＶＤ）。ゲート構造１７３０は、ゲート構造１７３０の上面１７３０ｓを、酸化物層１７２８の上面の下になるように凹化するためにエッチングすることができる。その後、ゲート構造１７３０のエッチングによって形成される凹部を充填するように、ゲート構造１７３０の上面１７３０ｓ上に犠牲キャップ１７３４（例えば、窒化ケイ素）を形成することができる。
犠牲キャップ１７３４の上面が酸化物層１７２８の上面と実質的に同一平面上になるように、もう一度研磨（例えば、ＣＭＰ）を実施することができる。
図４９は、本発明の例示的な態様による、半導体デバイス１７００内の酸化物層１７２８の除去における、ゲート構造を横断する図を示す。図５０は、本発明の例示的な態様による、フィン構造１７１２を横断し、図４９の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
図４９に示すように、酸化物層１７２８を除去するために、エッチング（例えば、ＲＩＥまたはガラスクラスターイオンビーム（ＧＣＩＢ））を実施することができる。エッチングは、ＰＯＣライナ層１７２６において停止することができる。
図５１は、本発明の例示的な態様による、半導体デバイス１７００内のＰＯＣライナ層１７２６および犠牲層１７２４の除去における、ゲート構造を横断する図を示す。図５２は、本発明の例示的な態様による、フィン構造１７１２を横断し、図５１の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
ＰＯＣライナ層１７２６は、例えば、エッチングによって除去することができ、犠牲層１７２４は、ファセットエピタキシャル層１７２２の上面が露出するまで、例えば、ＳＣ１（水酸化アンモニウムおよび過酸化水素）、ＨＣｌなどを使用した選択的エッチングによって除去することができる。
図５３は、本発明の例示的な態様による、半導体デバイス１７００内のラップアラウンドコンタクト１７３６の形成における、ゲート構造を横断する図を示す。図５４は、本発明の例示的な態様による、フィン構造１７１２を横断し、図５３の断面Ａ−Ａに沿った、半導体デバイス１７００の図を示す。
ラップアラウンドコンタクト１７３６は、上述したラップアラウンドコンタクト２３６の形成と同様の方法で形成することができる。例えば、金属層（例えば、チタン）を、半導体デバイス１７００の上に（例えば、デバイス全体の上に）（例えば、ＰＶＤによって）堆積することができる。金属層は、ファセットエピタキシャル層１７２２（例えば、基板１７０２上、第２の半導体層１７０６の側壁１７０６ｓ上、およびフィン構造１７１２上のファセットエピタキシャル層１７２２）の表面、スペーサ１７２０の表面および犠牲キャップ１７３４の表面に一致するように、共形に形成することができる。金属層が堆積された後、金属層を共形に形成するためにエッチングを実施することができる。金属層上にバリア層（例えば、窒化チタン）を（例えば、原子層堆積（ＡＬＤ）によって）形成することができる。
ラップアラウンドコンタクト１７３６上に（例えば、ラップアラウンドコンタクト１７３６のバリア層上に）別の金属層１７４０（例えば、タングステン）を形成することができる（例えば、ＰＶＤによって堆積される）。他の金属層１７４０の上面が犠牲キャップ１７３４の上面と実質的に同一平面上になり得るように、他の金属層１７４０を（例えば、ＣＭＰによって）研磨することができる。
その後、ラップアラウンドコンタクト１７３６の金属層（例えば、チタン）をファセットエピタキシャル層１７２２のケイ素表面と反応させ、ファセットエピタキシャル層１７２２とラップアラウンドコンタクト１７３６の金属層との間に金属シリサイド層（例えば、ケイ化チタン層）を形成するために、半導体デバイス１７００を、（例えば、レーザアニールによる）熱処理によって加熱することができる。
その固有の新規な特徴によって、本発明は、従来のデバイスよりも改善した接触抵抗を有することができるラップアラウンドコンタクトを含む半導体デバイスを提供する。
本発明は１つまたは複数の実施形態に関して記載されているが、本発明は、添付の特許請求の範囲内で修正して実践することができることが、当業者には認識されよう。具体的には、本明細書において図面は例示であるように意図されており、本発明の方法およびシステムの設計は、本明細書において開示されているものに限定されず、本発明の範囲内で修正することができることが、当業者には理解されよう。
さらに、出願人の意図するところは、すべての請求項要素の均等物を包含することであり、本出願の任意の請求項に対するいかなる補正も、補正されている請求項の任意の要素または特徴の均等物における任意の関心の、または、補正されている請求項の任意の要素または特徴の均等物の権利の否認として解釈されるべきではない。

Claims (19)

  1. 複数のフィン構造上に複数の半導体層を形成するステップと、
    前記複数の半導体層上に犠牲ゲートを形成するステップと、
    前記複数のフィン構造上および前記複数の半導体層の側壁上にエピタキシャル層を形成するステップと、
    前記犠牲ゲートおよび前記複数の半導体層を金属層に置き換えることによってゲート構造を形成するステップと、
    前記エピタキシャル層上にラップアラウンドコンタクトを形成するステップと
    を含む、ラップアラウンドコンタクトを形成する方法。
  2. 前記方法は、前記複数のフィン構造の間に複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップをさらに含み、前記ラップアラウンドコンタクトは、前記ＳＴＩ領域上に形成される、請求項１に記載の方法。
  3. 前記ゲート構造を形成する前記ステップは、複数のゲート構造を形成するステップを含む、請求項１または２に記載の方法。
  4. 前記ゲート構造は、前記金属層の側面上に形成されているスペーサを備え、前記ラップアラウンドコンタクトを形成する前記ステップは、前記スペーサ上、および、前記複数のゲート構造の間の前記エピタキシャル層上に前記ラップアラウンドコンタクトを形成するステップを含む、請求項３に記載の方法。
  5. 前記ラップアラウンドコンタクトを形成する前記ステップは、
    共形の金属ライナ層を形成するステップと、
    前記金属ライナ層上にバリア層を形成するステップと
    を含む、請求項１ないし４のいずれかに記載の方法。
  6. 前記ラップアラウンドコンタクトを形成する前記ステップは、金属シリサイド層を形成するために前記金属ライナ層をアニーリングするステップを含み、前記ラップアラウンドコンタクトは、前記金属シリサイド層および前記バリア層を含む、請求項５に記載の方法。
  7. 前記バリア層上に金属充填層を形成するステップをさらに含む、請求項６に記載の方法。
  8. 前記エピタキシャル層を形成する前記ステップは、共形の高濃度ドープエピタキシャル薄膜を形成するステップを含む、請求項１ないし７のいずれかに記載の方法。
  9. 前記エピタキシャル層上に犠牲層を形成するステップと、
    前記犠牲層上にライナ層を形成するステップと、
    前記ライナ層上に酸化物層を形成するステップと、
    前記酸化物層を研磨するステップと
    をさらに含む、請求項１ないし８のいずれかに記載の方法。
  10. 前記犠牲層はゲルマニウムを含み、前記ライナ層は窒化ケイ素を含み、前記酸化物層はチタニア−シリカ酸化物を含む、請求項９に記載の方法。
  11. 複数の他の半導体層を、前記複数の半導体層と交互に形成するステップをさらに含む、請求項１ないし１０のいずれかに記載の方法。
  12. 前記半導体層を前記置き換えることは、前記犠牲ゲートを除去し、前記他の半導体層の間から前記半導体層を除去するために、エッチングを実施することを含む、請求項１１に記載の方法。
  13. 前記複数のフィン構造上および前記複数の半導体層の側壁上にエピタキシャル層を形成する前記ステップは、前記複数のフィン構造上および前記複数の半導体層の側壁上にファセットエピタキシャル層を形成するステップを含み、
    前記エピタキシャル層上にラップアラウンドコンタクトを形成するステップは、前記ファセットエピタキシャル層上にラップアラウンドコンタクトを形成するステップを含む、請求項１ないし１２のいずれかに記載の方法。
  14. 前記ゲート構造を形成する前記ステップは、複数のゲート構造を形成するステップを含み、前記ゲート構造は、前記金属層の側面上に形成されているスペーサを備え、前記ラップアラウンドコンタクトを形成する前記ステップは、前記スペーサ上、および、前記複数のゲート構造の間の前記ファセットエピタキシャル層上に前記ラップアラウンドコンタクトを形成するステップを含む、請求項１３に記載の方法。
  15. 前記ファセットエピタキシャル層を形成する前記ステップは、共形の高濃度ドープファセットエピタキシャル薄膜を形成するステップを含む、請求項１３または１４に記載の方法。
  16. 前記ファセットエピタキシャル層上に犠牲層を形成するステップと、
    前記犠牲層上にライナ層を形成するステップと、
    前記ライナ層上に酸化物層を形成するステップと、
    前記酸化物層を研磨するステップと
    をさらに含む、請求項１３ないし１５のいずれかに記載の方法。
  17. 複数のフィン構造の間に複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、
    前記複数のフィン構造上に複数の半導体層および複数の他の半導体層を交互に形成するステップと、
    前記複数の半導体層および前記複数の他の半導体層上に複数の犠牲ゲートを形成するステップと、
    前記複数のフィン構造上ならびに前記複数の半導体層の側壁および前記複数の他の半導体層の側壁上に共形の高濃度ドープエピタキシャル層を形成するステップと、
    前記犠牲ゲートおよび前記複数の半導体層を金属層に置き換えることによって、複数のゲート構造を形成するステップであって、前記ゲート構造は、前記金属層の側面上に形成されるスペーサを備え、前記半導体層を前記置き換えることは、前記犠牲ゲートを除去し、前記他の半導体層の間から前記半導体層を除去するために、エッチングを実施することを含む、複数のゲート構造を形成するステップと、
    前記エピタキシャル層上にラップアラウンドコンタクトを形成するステップであって、前記ラップアラウンドコンタクトは、前記ＳＴＩ領域上、前記スペーサ上および前記複数のゲート構造の間の前記エピタキシャル層上に形成され、前記ラップアラウンドコンタクトを形成する前記ステップは、
    共形の金属ライナ層を形成するステップと、
    前記金属ライナ層上にバリア層を形成するステップと、
    金属シリサイド層を形成するために前記金属ライナ層をアニーリングするステップであり、前記ラップアラウンドコンタクトは、前記金属シリサイド層および前記バリア層を含む、アニーリングするステップと
    を含む、ラップアラウンドコンタクトを形成するステップと
    を含む、ラップアラウンドコンタクトを形成する方法。
  18. 複数のフィン構造上に形成されている複数の半導体層と、
    前記複数のフィン構造上および前記複数の半導体層の側壁上に形成されているエピタキシャル層と、
    前記複数の半導体層上に形成されているゲート構造と、
    前記エピタキシャル層上に形成されているラップアラウンドコンタクトと
    を備える、半導体デバイス。
  19. 前記エピタキシャル層がファセットエピタキシャル層である、請求項１８に記載の半導体デバイス。
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