JP2013511852A - ＦｉｎＦＥＴとトライゲートデバイス用のラップアラウンド型コンタクト - Google Patents

Abstract

サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。

Description

従来のｆｉｎＦＥＴとトライゲートトランジスター（Ｔｒｉ−ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）デバイスにおいては、ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）とドレイン領域（ｄｒａｉｎ ｒｅｇｉｏｎ）のためのコンタクト領域（ｃｏｎｔａｃｔ ａｒｅａ）は、ソース領域とドレイン領域の上部にあるが、フィンの高さが増加するにつれても一定である。それにより、コンタクトインターフェイス領域（ｃｏｎｔａｃｔ ｉｎｔｅｒｆａｃｅ ａｒｅａ）が狭いがためにフィンの高さが増加するにつれて、ドライブカレントの増加（ｓｃａｌｉｎｇ）が最適でなくなっている。結果として、従来のｆｉｎＦＥＴとトライゲートトランジスターデバイスのソース領域とドレイン領域の上面のエリアは、フィンの高さが増加するにつれても実質的に一定であるに留まっている。

従来のｆｉｎＦＥＴとトライゲートトランジスターデバイスにおいては、ソース領域とドレイン領域のためのコンタクト領域は、ソース領域とドレイン領域の上部にあるが、フィンの高さが増加するにつれても一定である。それにより、コンタクトインターフェイス領域が狭いがためにフィンの高さが増加するにつれて、ドライブカレントの増加が最適でなくなっている。

ここで開示される本発明は、フィンの高さが増加するにつれてコンタクト領域も有利に増加する（ｓｃａｌｅ）ように、包み込み（ｗｒａｐ−ａｒｏｕｎｄ：ラップアラウンド）構造を利用しているｆｉｎＦＥＴ、または、トライゲート、トランジスターデバイスのためのコンタクト構造に関する。つまり、ここで開示される本発明に従って、フィンの高さが増加するにつれてコンタクト領域も比例して増加していく。

ここに開示される実施例は、添付の図面の図中に例として示されたものであり、発明を限定するものではない。図面において、参照番号が、類似したエレメントを参照しているようにである。
ここに開示される本発明に従った典型的なｆｉｎＦＥＴ、またはトライゲートトランジスター１００を示している。 図２Ａから図２Ｉは、ここに開示される本発明に従ったコンタクト構造を形成するためのプロセスステップのシーケンスを示している。 図２Ａから図２Ｉに示されたプロセスステップのシーケンスに対応するプロセスフローを示している。

図の簡素化、そして／または、明確化のために、図中に示されたエレメントは、必ずしも縮尺にあわせて描く必要はないものであることが正しく理解されよう。例えば、いくつかのエレメントの寸法は、明確化のために、その他のエレメントと比較して誇張され得る。さらに、もし適切であると考えられるときは、参照番号は複数の図において繰り返し使用され、対応する、そして／または、類似するエレメントを指し示す。

ここでは、ｆｉｎＦＥＴとトライゲートデバイスのためのコンタクト構造の実施例について記述される。以降の記載においては、ここで開示される実施例について完全に理解できるように、多くの特定の詳細部分について述べられる。しかしながら、当業者であれば、ここで開示された実施例は、一つまたはそれ以上の特定の詳細部分が無くても、または、他の方法や、コンポーネントや、材料などといったものによっても、実行され得ることが理解されるであろう。その他の例として、よく知られた構造、材料、または、操作は、本明細書に記載の発明の特徴を不明瞭にするのを避けるために、詳細に示さないか、または、記述しない。

本明細書の全体における「一つの（ｏｎｅ）実施例」または「一（ａｎ）実施例」への言及は、その実施例に関連して記載された特定の特徴、構成、または、特性が、少なくとも一つの実施例に含まれていることを意味している。このように、本明細書の全体の種々な場所で登場する「一つの実施例」または「一実施例」というフレーズは、必ずしも、すべてが同一の実施例を参照しているものではない。さらには、特定の特徴、構成、または、特性は、一つまたはそれ以上の実施例において、あらゆる好適な方法で結合され得る。ここでは「典型的な（ｅｘｅｍｐｌａｒｙ）」という言葉は、「例示（ｅｘａｍｐｌｅ、ｉｎｓｔａｎｃｅ、ｏｒ ｉｌｌｕｓｔｒａｔｉｏｎ）として提供する」という意味である。「典型的な」ものとして、ここで記述されたいかなる実施例も、必然的に他の実施例よりも優先する、もしくは、有利であるものと解釈されるべきではない。

ここで開示される本発明は、フィンの高さが増加するにつれてコンタクト領域も有利に増加するように、包み込み（ｗｒａｐ−ａｒｏｕｎｄ：ラップアラウンド）構造を利用しているｆｉｎＦＥＴ、または、トライゲート、トランジスターデバイスのためのコンタクト構造に関する。つまり、ここで開示される本発明に従って、フィンの高さが増加するにつれてコンタクト領域も比例して増加していく。

図１は、ここで開示される本発明に従って、典型的なｆｉｎＦＥＴ、または、トライゲート、トランジスター１００を示している。トライゲートトランジスター１００は、サブストレート１０１の上に形成されている。典型的な一実施例においては、サブストレート１０１は、低単結晶シリコンのサブストレート１０２を含んでおり、その上に、二酸化シリコン膜（ｓｉｌｉｃｏｎ−ｄｉｏｘｉｄｅ ｆｉｌｍ）といった、絶縁層１０３が形成されている。しかしながら、トライゲートトランジスター１００は、二酸化シリコン、窒化シリコン、酸化シリコン、または、サファイアから形成されたサブストレートといった、いかなる絶縁サブストレートの上にも形成することができる。典型的な一実施例においては、サブストレート１０１は、これに限定されないが、単結晶シリコンサブストレートまたはヒ化ガリウム（ｇａｌｌｉｕｍ−ａｒｓｅｎｉｄｅ）といった、半導体サブストレートであり得る。他の典型的な実施例においては、サブストレート１０１は、例えば、全てシリコンからできたバルク構造体であり得る。

トライゲートトランジスター１００は、絶縁サブストレート１０１の絶縁層１０３の上に形成された半導体ボディ１０４を有している。半導体ボディ１０４は、これに限定されないが、シリコン、ゲルマニュウム、シリコン−ゲルマニュウム合金、窒化ガリウム、アンチモン化インジウム、リン化ガリウム、アンチモン化ガリウム、または、カーボンナノチューブといった、いかなる半導体材料からも形成され得る。半導体ボディ１０４は、外部から電気的な制御をすることにより、絶縁状態から伝導状態に可逆的に変化することのできる、いかなる材料からも形成され得る。典型的な一実施例においては、トランジスター１００の最高のパフォーマンスが必要とされる際に、半導体ボディ１０４は、理想的には、単一結晶構造の膜である。例えば、トランジスター１００が、マイクロプロセッサといった、高集積回路のように、高パフォーマンスのアプリケーションで使用される際には、半導体ボディ１０４は、単一結晶構造の膜である。しかしながら、液晶ディスプレイといった、より低いパフォーマンスしか要求しないアプリケーションで使用される際には、半導体ボディ１０４は、多結晶性の膜であり得る。絶縁層１０３は、半導体ボディ１０４を単結晶シリコンサブストレート１０１から絶縁する。典型的な一実施例においては、半導体ボディ１０４は、単一結晶構造のシリコン膜を有している。半導体ボディ１０４は、半導体ボディ１０４の幅を定める距離で隔てられた、左右に向かい合った側壁１０５および１０６を有している。加えて、半導体ボディ１０４は、サブストレート１０１の上に形成された底面（図示なし）の反対側にある上面１０７を有している。典型的な一実施例においては、ボディの高さは、実質的にボディの幅に等しい。別の典型的な実施例においては、半導体ボディ１０４は、およそ３０ナノメートル（ｎａｎｏｍｅｔｅｒｓ）より小さく、そして、理想的にはおよそ２０ナノメートルより小さい、幅と高さを有している。さらに、別の実施例においては、ボディの高さは、ボディの幅のおよそ半分からボディの幅のおよそ２倍までの間にある。

トライゲートトランジスター１００は、さらに、半導体ボディ１０４の上で、かつ、３つの側面を囲んで、ゲート誘電体層（図示なし）を有している。ゲート誘電体層は、側壁１０５の上に又は隣接して、上面１０７の上に、そして、ボディ１０４の側壁１０６の上に又は隣接して、形成されている。典型的な一実施例においては、ゲート誘電体層は、二酸化シリコン、酸化シリコン、または、窒化シリコン誘電層を有している。別の実施例においては、ゲート誘電体層は、およそ５オングストロームと２０オングストロ−ムの間の厚さに形成されたシリコン酸窒化膜（ｓｉｌｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ ｆｉｌｍ）を有している。さらに別の実施例においては、ゲート誘電体層は、これに限定されないが、タンタル五酸化物、チタン酸化物、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、亜鉛ニオブ酸鉛とジルコン酸チタン酸鉛（ＰＺＴ）といった、金属酸化物誘電体というような、Ｈｉ−Ｋ（高誘電率）ゲート誘電体層である。

トライゲートトランジスター１００は、さらに、ゲート電極１０９を有している。ゲート電極１０９は、ゲート誘電体層の上と周りに形成されている。つまり、ゲート電極１０９は、その上にゲート誘電体層が形成されている半導体ボディ１０４の、３つの側面上のゲート誘電体層の上に又は隣接して、形成されている。ゲート電極１０９は、トランジスター１００のゲート長さＬｇを定める距離により、隔てられた一対の左右に向かい合う側壁１１０および１１１を有している。典型的な一実施例においては、ゲート電極１０９の左右に向かい合う側壁１１０および１１１は、半導体ボディ１０４の左右に向かい合う側壁１０５および１０６と実質的に垂直な方向である。

ゲート電極１０９は、いかなる好適なゲート電極材料によっても成され得る。典型的な一実施例においては、ゲート電極１０９は、およそ１ｘ１０^１９ａｔｏｍｓ/ｃｍ^３とおよそ１ｘ１０^２０ａｔｏｍｓ/ｃｍ^３の間の濃度にドーピングされた（ｄｏｐｅｄ）多結晶性シリコンを含んでいる。別の実施例においては、ゲート電極１０９は、これらに限定されるわけではないが、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、そして、それらの炭化物や窒化物といった、メタルゲート電極であり得る。典型的な一実施例においては、ゲート電極１０９は、およそ４．６ｅＶとおよそ４．８ｅＶの間のミッドギャップ仕事関数（ｍｉｄ−ｇａｐ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有する材料から形成される。ゲート電極１０９は、必ずしも単一材料である必要は無く、これらに限定されるわけではないが、多結晶性シリコン／メタル電極、または、メタル／結晶性シリコン電極、といった、薄膜の積層複合材を構成し得る。

トライゲートトランジスター１００は、また、ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２とドレイン領域（ｄｒａｉｎ ｒｅｇｉｏｎ）１１３を有する。ソース領域１１２とドレイン領域１１３は、図１に示すように、半導体ボディ１０４において、ゲート電極１０９の向き合った側面上に形成されている。ソース領域１１２とドレイン領域１１３は、Ｎ型またはＰ型伝導性といった、同じ伝導性のタイプで構成されている。典型的な一実施例においては、ソース領域１１２とドレイン領域１１３は、およそ１ｘ１０^１９ａｔｏｍｓ/ｃｍ^３とおよそ１ｘ１０^２１ａｔｏｍｓ/ｃｍ^３の間のドーピング濃度を有する。ソース領域１１２とドレイン領域１１３は、均一の濃度で形成され得るし、または、チップ領域（ｔｉｐ ｒｅｇｉｏｎ）といった、（例えば、ソース／ドレイン延長部）異なった濃度またはドーピングプロフィールのサブ領域を有することもできる。典型的な一実施例においては、トランジスター１００が対称なトランジスターであるときに、ソース領域１１２とドレイン領域１１３は、同じドーピング濃度とプロフィールを有することになる。別の実施例においては、トライゲートトランジスター１００が非対称のトランジスターとして形成されるときは、ある特定の電気的特性を得るために、ソース領域１１２とドレイン領域１１３の添加濃度とプロフィールは、変化し得る。別の実施例においては、ソース領域とドレイン領域 １１２と１１３は、ソース領域とドレイン領域を形成するために、半導体ボディ１０４のむき出しの表面に形成された半導体膜１１５を含む。別の実施例においては、膜１１５は、ソース−ドレインエリアにおいてフィンのリセスエッチングをした後で成長し得る、そして、膜１１５は、チャンネルを歪ませる（ｓｔｒａｉｎ）のに使われ得る。一つの例は、歪みシリコンゲルマニュウム ＳｉＧｅである。別の例は、歪み炭化シリコン ＳｉＣである。

ソース領域１１２とドレイン領域１１３の間にある半導体ボディ１０４の部分は、トランジスター１００のチャンネル領域（図示なし）を定める。チャンネル領域は、また、ゲート電極１０９に囲まれた半導体ボディ１０４のエリアとしても定められる。しかしながら、時々ソース／ドレイン領域は、ゲート電極の下で、例えば、ディフュージョン（ｄｉｆｆｕｓｉｏｎ）を介して、ゲート電極の長さ Ｌｇよりもわずかに小さいチャンネル領域を定めるように、わずかに延長することができる。典型的な一実施例においては、チャンネル領域は、真性の又はドーピングされていない単結晶シリコンを有している。典型的な一つの実施例においては、チャンネル領域は、ドーピングされた単結晶シリコンを有している。チャンネル領域がドーピングされるとき、典型的には、濃度レベルが、およそ１ｘ１０^１６ａｔｏｍｓ/ｃｍ^３とおよそ１ｘ１０^１９ａｔｏｍｓ/ｃｍ^３の間にドーピングされる。典型的な一実施例においては、チャンネル領域がドーピングされるとき、チャンネル領域は、典型的には、ソース領域１１２とドレイン領域１１３とは反対の伝導性のタイプにドーピングされる。例えば、ソース領域とドレイン領域がＮ型伝導性であるときは、チャンネル領域はＰ型伝導性となるようにドーピングされる。同様に、ソース領域とドレイン領域がＰ型伝導性であるときは、チャンネル領域はＮ型伝導性となるようにドーピングされる。このようにして、トライゲートトランジスター１００は、ＮＭＯＳトランジスターか、または、ＰＭＯＳトランジスターへと、それぞれ形成され得る。チャンネル領域は、均一にドーピングされ得るし、もしくは、特定の電気的なパフォーマンス特性を備えるために、均一でないように、または、異なった濃度で、ドーピングされ得る。例えば、チャンネル領域は、望むのであれば、「ハロー（ｈａｌｏ）」領域を含むことができる。

典型的な一つの実施例においては、トランジスター１００は、ゲート電極１０９の側壁上に形成された側壁スペーサー１１４を有する。別の実施例においては、ソース領域とドレイン領域 １１２と１１３は、半導体膜１１５を含む。半導体膜は、ソースとドレインのコンタクト領域を形成するために半導体ボディ１０４のむき出しの表面上に形成されている。別の実施例においては、膜１１５は、ソース−ドレインエリアにおいてフィンのリセスエッチングをした後で成長し得るし、膜１１５は、チャンネルを歪ませるのに使われ得る。一つの例は、歪みシリコンゲルマニュウム ＳｉＧｅである。加えて、望むのであれば、半導体膜１１６が、ゲート電極１０９の上面に形成され得る。半導体膜１１６は、単一結晶構造の膜、または、多結晶性の膜、であり得る。典型的な一つの実施例においては、半導体膜１１６は、エピタキシャル（単一結晶）シリコン膜であり得る。別の実施例においては、半導体膜１１５は、半導体ボディ１０４のむき出しの上面や側壁といった、シリコンを含んだむき出しの領域の上にだけシリコンが形成されるという選択的なデポジション（ｄｅｐｏｓｉｔｉｏｎ）プロセスにより形成される。メタル１１７は、ゲート電極１０９の上面と同様に、ソース領域とドレイン領域の上にも形成される。メタル１１７は、例えば、チタン、タングステン、ニッケル、銅、またはコバルト、または、接触抵抗がＮｉＳｉと同等かそれ以上である他のいかなるメタルまたはケイ化物(ｓｉｌｉｃｉｄｅ)のコンタクト、から形成され得る。メタル１１７は、フィンの高さが増加するに伴って、コンタクト領域も有利に増加するように、ソースとドレインのコンタクト領域を形成するために、ソース領域とドレイン領域の上に形成される。別の実施例においては、メタル１１７がシリコンまたはシリコンゲルマニュウムに到達することにより、ケイ化物が形成され得る。

ここに開示される本発明の実施例に従ったトライゲートトランジスターの加工方法について、図２Ａから図２Ｉに示す。図３は、図２Ａから図２Ｉに示されたトライゲートトランジスターの加工プロセスをまとめたフローチャートである。トライゲートトランジスターの加工は、サブストレート２０１から始まる。典型的な一つの実施例においては、図２Ａに示すように、シリコンまたは半導体膜２０２が、サブストレート２０１の上に形成される。別の実施例においては、サブストレート２０１は、酸化ベースのサブストレートといった、絶縁サブストレートを有している。さらに別の実施例においては、絶縁サブストレート２０１は、底部の単結晶シリコンサブストレート２０３と、二酸化シリコン膜または窒化シリコン膜といった、上部の絶縁層２０４を有している。絶縁層２０４は、半導体膜２０２をサブストレート２０３から絶縁している。典型的な一実施例においては、絶縁層２０４は、およそ２００Åとおよそ２０００Åの間の厚みとなるように形成されている。絶縁層２０４は、時々「埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ）」層として言及される。シリコンまたは半導体膜２０２が、絶縁サブストレート２０１の上に形成されるときに、絶縁体上シリコンまたは半導体（ｓｉｌｉｃｏｎ ｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｉｎｇ、 ＳＯＩ）サブストレート２００が生成される。他の典型的な実施例においては、サブストレート２０１は、これらに限定されるわけではないが、シリコン単結晶サブストレートまたはヒ化ガリウム（ｇａｌｌｉｕｍ−ａｒｓｅｎｉｄｅ）サブストレートといった、半導体サブストレートであり得る。

半導体膜２０２が、典型的な一つの実施例においては、シリコン膜であるとしても、他の実施例においては、半導体膜２０２は、他のタイプの半導体膜であり得る。これらに限定されるわけではないが、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、アンチモン化インジウム、リン化ガリウム、アンチモン化ガリウム、またはカーボンナノチューブ、といったものである。典型的な一つの実施例においては、半導体膜２０２は、本質的な（例えば、ドーピングされていない）シリコン膜である。別の実施例においては、半導体膜２０２は、濃度レベルが、およそ１ｘ１０^１６ａｔｏｍｓ/ｃｍ^３とおよそ１ｘ１０^１９ａｔｏｍｓ/ｃｍ^３の間であり、Ｐ型またはＮ型の伝導性を持つようにドーピングされている。半導体膜２０２は、（例えば、半導体膜２０２がデポジットされている間に）ドーピングされ得るか、または、半導体膜２０２が、例えば、イオン注入（ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ）によって、サブストレート２０１の上に形成された後でドーピングされ得る。形成の後でドーピングすることで、ＰＭＯＳおよびＮＭＯＳ両方のトライゲートデバイスを同一の絶縁サブストレート上に簡単に製作できるようになる。加工プロセスのこの時点における半導体ボディのドーピングレベルは、デバイスのチャンネル領域のドーピングレベルを決定する。

半導体膜２０２は、製作されたトライゲートトランジスターの、後に生成される半導体ボディにとって望ましい高さと、ほぼ等しい厚みに形成されている。典型的な一実施例においては、半導体膜２０２は、およそ３０ナノメートルより小さい、そして、理想的には、およそ２０ナノメートルより小さい、厚み又は高さ２０５を有する。別の実施例においては、半導体膜２０２は、生成されるライゲートトランジスターにとって望ましいゲート「長さ」と、ほぼ等しい厚みに形成されている。さらに、別の実施例においては、半導体膜２０２は、デバイスの望ましいゲート長さよりも厚く形成されている。さらに、また別の実施例においては、半導体膜２０２は、生成されたトライゲートトランジスターが、設計されたゲート長さ（Ｌｇ）で、完全に使い果たされた手法においても操作可能とする厚みに形成される。

半導体膜２０２は、サブストレート２０１の上に形成され得る。図３のステップ３０１は、ここに開示される本発明の実施例に従って、トライゲートトランジスター製作のこの部分に対応している。絶縁体上シリコン（ＳＯＩ）を形成する典型的な一つの技術においては、一般的にＳＩＭＯＸ技術として知られており、単結晶性シリコンサブストレートの中に、高用量の酸素原子が埋め込まれ、次に、サブストレートの中に埋め込み酸化物２０４を生成するようにアニールされる。上記埋め込み酸化物２０４の単結晶性シリコンサブストレート部分は、半導体膜２０２となる。ＳＯＩサブストレートを形成するために使用される別の典型的な技術は、一般的にはボンデッド（ｂｏｎｄｅｄ）ＳＯＩとして言及されているエピタキシャルシリコン膜転送技術である。ボンデッドＳＯＩ技術においては、第一のシリコンウェハーは、その表面上で成長する薄い酸化物を有しており、後にＳＯＩ構造において埋め込み酸化物２０４として働く。次に、第一のウェハーのシリコン表面の下に高ストレス領域を形成するために、大用量の水素インプランテーション（ｈｙｄｒｏｇｅｎ ｉｍｐｌａｎｔａｔｉｏｎ）が第一のシリコンウェハーの中に行われる。第一のウェハーは、次に、ひっくり返され、第二のシリコンウェハーの表面に結合される。第一のウェハーは、次に、水素インプランテーションにより生成された高ストレス面に沿って割られ、上面の薄いシリコン層とその下の埋め込み酸化物とを、単結晶シリコンサブストレートの上面に有する、ＳＯＩ構造を生じる。ＨＣスムージングまたはケミカルメカニカルポリッシュ（ＣＭＰ）といった、平滑化技術は、望ましい厚みになるまで、半導体膜２０２の上面を滑らかにするように使用される。別の代替的な実施例においては、サブストレート２０１は、シリコンといった、バルク材料から形成し得る。

加工プロセスのこのポイントにおいて、望むのであれば、そこに形成される種々のトランジスターをお互いに絶縁するために、絶縁領域（図示なし）を、ＳＯＩサブストレート２００内に形成することができる。絶縁領域は、トライゲートトランジスターを取り囲んでいるサブストレート膜２０２の部分を、例えば、フォトリソグラフィとエッチィング技術により、エッチング除去し（ｅｔｈｉｎｇ ａｗａｙ）、次に、エッチングされた領域を、ＳｉＯ_２といった、絶縁膜で埋め合わせることにより形成され得る。

図２Ｂに示すように、サブストレート２００の上にトライゲートトランジスターを形成するために、半導体膜２０２の上にフォトレジストマスク（ｐｈｏｔｏｒｅｓｉｓｉｔ ｍａｓｋ）２０６が形成される。フォトレジストマスク２０６は、一つまたはそれ以上の半導体ボディまたはフィンが、後に半導体膜２０２において形成される場所を定める一つのパターンまたは複数のパターンを含んでいる。フォトレジストマスク２０６は、マスク（ｍａｓｋｉｎｇ）、露光（ｅｘｐｏｓｉｎｇ）、および、ブランケットデポジットフォトレジストフィルム（ｂｌａｎｋｅｔ−ｄｅｐｏｓｉｔｅｄ ｐｈｏｔｏｒｅｓｉｓｔ ｆｉｌｍ）の現像、を含むフォトリソグラフィ技術により形成され得る。フォトレジストパターンは、後に形成されるトライゲートトランジスターの半導体ボディまたはフィンの望ましい幅を決定する。典型的な一実施例において、パターンは、加工されたトランジスターの望ましいゲート長さＬｇの幅と同等または大きい幅を持ったフィン、または、ボディを定めている。従って、トランジスターの加工に使用される、最も厳しいフォトリソグラフィの制約は、ゲート電極のパターニング（ｐａｔｔｅｒｎｉｎｇ）に関するものであり、半導体ボディまたはフィンを定めることではない。典型的な一実施例においては、半導体ボディまたはフィンは、およそ３０ナノメートルより小さいか等しく、そして、理想的にはおよそ２０ナノメートルより小さいか等しい、幅を有している。典型的な一実施例においては、半導体ボディまたはフィンのためのパターンは、シリコンボディ高さ２０５にほぼ等しい幅を有する。

加えて、フォトレジストマスク２０６は、また、ソースランディングパッド（図示なし）とドレインランディングパッド（図示なし）が形成されるべき場所を定めるためのパターンを含み得る。ランディングパッド（図示なし）は、加工されたトランジスターの、種々のソース領域を共に接続し、そして、種々のドレイン領域を共に接続するために使用され得る。

フォトレジストマスク２０６を形成した後、一つまたはそれ以上のシリコンボディ２０７、またはフィン２０７（図２Ｃ）を形成するために、そして、望むのであれば、ソースとドレインのランディングパッドを形成するために、半導体膜２０２は、フォトレジストマスク２０６に合わせてエッチングされる。図３のステップ３０２は、ここに開示された本発明の実施例に従って、トライゲートトランジスター加工のこの部分に対応している。半導体膜２０２は、下にある埋め込み酸化物層２０４がむき出しになるまでエッチングされる。非等方プラズマ（ａｎｉｓｏｔｒｏｐｉｃ ｐｌａｓｍａ）エッチングまたはリアクティブイオン（ｒｅａｃｔｉｖｅ ｉｏｎ）エッチングといった、半導体エッチング技術が、マスク２０６に合わせて半導体膜２０２をエッチするために使用され得る。半導体膜２０２がエッチングされた後で、一つまたはそれ以上の半導体ボディまたはフィン ２０７（そして、望むのであれば、ソース／ドレイン ランディングパッド）を形成するためにフォトレジストマスクは除去される。図２Ｃに示すように、例えば、ケミカルストリップ（ｃｈｅｍｉｃａｌ ｓｔｒｉｐｐｉｎｇ）と酸素アッシング（Ｏ_２ ａｓｈｉｎｇ）を使用して、サブストレートと半導体ボディを生成する。別の代替的な実施例においては、ウェル（ｗｅｌｌｓ）とＶｔインプラントが形成され得る。

次に、図２Ｄに示すように、ゲート誘電体層２０８が、各半導体ボディ２０７の上に、そして周りに形成される。つまり、ゲート誘電体層２０８は、各半導体ボディ２０７の上面２０９に形成され、各半導体ボディ２０７の左右に向かい合った側壁２１０と２１１の上にも同様に形成される。ゲート誘電体は、デポジットされた誘電体（ｄｅｐｏｓｉｔｅｄ ｄｉｅｌｅｃｔｒｉｃ）または成長した誘電体（ｇｒｏｗｎ ｄｉｅｌｅｃｔｒｉｃ）であり得る。典型的な一つの実施例においては、ゲート誘電体層２０８は、ドライ／ウェット酸化プロセスを用いて成長した二酸化シリコンの誘電体膜である。典型的な一実施例においては、二酸化シリコンの誘電体膜は、およそ５Åとおよそ１５Åの間の厚みとなるまで成長させられる。別の実施例においては、ゲート誘電体膜２０７は、これらに限定されるわけではないが、チタン酸ジルコン酸（ＰＺＴ）またはバリウムストロンチウム（ＢＳＴ）といった、タンタル五酸化物とチタン酸化物またはＨｉ−Ｋ誘電体といった、金属酸化誘電体といった、高誘電率膜といった、デポジットされた誘電体である。高誘電率膜は、例えば、化学蒸着（ＣＶＤ）によって形成され得る。典型的な一つの代替的な実施例においては、Ｈｉ−Ｋ／メタル ゲート加工プロセスのために、ダミーゲートが形成され得る。

ゲート誘電体層２０８が形成された後で、ゲート電極２１２が形成される。図３のステップ３０３は、ここに開示される本発明の実施例に従ったトライゲートトランジスター加工のこの部分に対応している。図２Ｄおよび図２Ｅに示すように、ゲート電極２１２は、ゲート誘電体層２０８の全ての側面上に形成される。図２Ｅは、一つのゲート電極２１２を介して、共に結合された二つのトランジスターを示している。一方、図２Ｄは、一つだけのトランジスターを示している。ゲート電極２１２は、底面（図示なし、絶縁層２０４の上に形成されている）と反対側に、上面２１３（図２Ｄ）を有しており、一対の左右に向かい合った側壁２１４と２１５を有している。左右に向かい合った側壁２１４と２１５の間の距離は、トライゲートトランジスターのゲート長さＬｇを定める。典型的な一つの実施例においては、ゲート長さＬｇは、およそ３０ナノメートルより小さいか、または等しい、そして、理想的には、およそ２０ナノメートルより小さいか、または等しい。

図２Ｄに示すように、ゲート電極２１２は、例えば、サブストレートの上に好適なゲート電極材料をブランケットデポジット（ｂｌａｎｋｅｔ ｄｅｐｏｓｉｔｉｏｎｉｎｇ）することで形成され得る。典型的な一つの実施例においては、ゲート電極２１２は、およそ２００Åとおよそ３０００Åの間の厚みとなるように形成されている。別の実施例においては、ゲート電極は、半導体ボディ２０８の高さの少なくとも３倍の厚み、または高さを有している。ゲート電極材料からゲート電極２１２を形成するために、ゲート電極材料は、次にフォトリソグラフィとエッチングの技術を使用してパターン化される。典型的な一つの実施例においては、ゲート電極材料は多結晶性シリコン−ゲルマニュウム合金を含む。さらに別の実施例においては、ゲート電極材料は、タングステン、タンタル、そしてそれらの窒化物といった、金属膜を含み得る。

次に、トランジスターのソース領域２１６とドレイン領域２１７が、半導体ボディ２０８において、ゲート電極２１２の向き合った側面上に形成される。典型的な一つの代替的な実施例においては、チップ（ｔｉｐｓ）とスペーサー（ｓｐａｃｅｒ）が形成され得る。図３のステップ３０４は、ここに開示される本発明の実施例に従ったトライゲートトランジスター加工のこの部分に対応している。典型的な一つの実施例においては、ソース領域２１６とドレイン領域２１７は、チップまたはソース／ドレイン延長領域（図示なし）を含む。そのようなソースとドレインの延長領域は、チップ領域を形成するために、半導体ボディ２０７のゲート電極２１２の両方の側面上で、半導体ボディ２０７の中にドーパント（ｄｏｐａｎｔｓ）を配置することにより形成され得る。もし、ソースとドレインのランディングパッド（図示なし）が使用されるのなら、ソースとドレインのランディングパッドもまた、同時にドーピングされ得る。ＰＭＯＳトライゲートトランジスターのためには、半導体フィンまたはボディ２０８は、Ｐ型伝導性を有し、濃度が、およそ１ｘ１０^２０ａｔｏｍｓ/ｃｍ^３とおよそ１ｘ１０^２１ａｔｏｍｓ/ｃｍ^３の間にあるように、ドーピングされる。ＮＭＯＳトライゲートトランジスターのためには、半導体フィンまたはボディ２０８は、濃度が、およそ１ｘ１０^２０ａｔｏｍｓ/ｃｍ^３とおよそ１ｘ１０^２１ａｔｏｍｓ/ｃｍ^３の間にあるように、Ｎ型伝導性のイオンによりドーピングされる。典型的な一つの実施例においては、シリコン膜は、イオン注入（ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ）によりドーピングされる。別の実施例においては、イオン注入は垂直方向（例えば、サブストレート２００に垂直な方向）に生じている。ゲート電極２１２が、多結晶性シリコンのゲート電極であるときは、ゲート電極２１２は、イオン注入の際にドーピングされ得る。ゲート電極２１２は、イオン注入のステップが、トライゲートトランジスターのチャンネル領域（図示なし）をドーピングするのを防ぐマスクのように働く。チャンネル領域は、ゲート電極２１２の下に位置する、またはゲート電極により囲まれた、半導体ボディ２０８の部分である。もしゲート電極２１２が金属電極であるときは、イオン注入工程の際にドーピングを防ぐために、誘電体のハードマスクが使用され得る。別の実施例においては、ソリッドソースディフュージョン（ｓｏｌｉｄ−ｓｏｕｒｃｅ ｄｉｆｆｕｓｉｏｎ）といった、他の典型的な方法が、ソースとドレインの延長を形成するように半導体ボディをドーピングするために使用され得る。別の実施例においては、ソースとドレイン領域 ２１６と２１７は、ソースとドレインコンタクト領域を形成するために半導体ボディのむき出しの表面上に形成された半導体膜（図示なし）を含む。別の実施例においては、半導体膜（図示なし）は、ソース−ドレインエリアにおいてフィンをリセスエッチングした後で成長させられるだろうし、半導体膜は、チャンネルを歪ませるために使用されるだろう。一つの例は、歪みシリコンゲルマニュウム ＳｉＧｅである。別の例は、歪みシリコンカーバイド ＳｉＣである。

典型的な実施例においては、半導体ボディ２０７において「ハロー（ｈａｌｏ）」領域（図示なし）が、ソース／ドレイン領域、またはソース／ドレイン延長領域の形成の前に形成され得る。ハロー領域は、デバイスのチャンネル領域において形成されたドーピングされた領域であり、デバイスのチャンネル領域と同じ伝導性であり、デバイスのチャンネル領域のドーピングより、わずかに高い濃度である。ハロー領域は、大きく角度付けされた（ｌａｒｇｅ ａｎｇｌｅｄ）イオン注入技術を使用して、ドーパントをゲート電極の下にイオン−インプラントすることにより形成され得る。

次に、望むのであれば、重々に（ｈｅａｖｉｌｙ）ドーピングされたソース／ドレイン コンタクト領域や、ゲート電極と同様にソース領域とドレイン領域の上にデポジットされたシリコン、といったような、付加的な機能を形成するために、サブストレートには、さらなる加工処理がされ得る。そして、ゲート電極と同様に、ソース／ドレイン コンタクトが形成され得る。ソース／ドレイン コンタクトは、フィンの周りにメタルをデポジットして、反応させるか、または反応させずにおくか、することにより、形成され得る。もし、デポジットされたメタルを反応させずにおくなら、望まない領域におけてメタルが取り除かれてしまうだろう。

典型的な一つの実施例においては、誘電体の側壁スペーサー２１８（図２Ｆ）は、ゲート電極２１２の側壁の上に形成され得る。側壁スペーサー２１８は、重い（ｈｅａｖｙ）ソース／ドレイン コンタクト インプラントをオフセットするのに使用し得るし、選択的なシリコン デポジションの際に、ソース／ドレイン領域をゲート電極から隔離するために使用され得る。スペーサー２１８は、サブストレート２００の上に、同一平面上の（ｃｏｎｆｏｒｍａｌ）誘電体膜を、ブランケットデポジットすることで形成され得る。誘電体膜は、これらに限定されるわけではないが、窒化シリコン、酸化シリコン、酸窒化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）、またはこれらの組み合わせ、といったものである。
誘電体膜形成スペーサー２１８は、誘電体膜が、実質的に一様な高さで形成するように、ゲート電極２１２の側壁といった、垂直な表面の上に同一平面的に（ｃｏｎｆｏｒｍａｌ）デポジットされる。半導体ボディ２０７の上部といった、水平な表面の上や、ゲート電極２１２の上部、についても同様である。典型的な一つの実施例においては、誘電体膜は、ホット−ウォール ロー−プレッシャー ケミカル ベイパー デポジション（ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、 ＬＰＣＶＤ）プロセスにより形成される窒化シリコン膜である。デポジットされた誘電体膜の厚みは、形成されたスペーサーの幅または厚さを決定する。典型的な一実施例においては、誘電体膜は、およそ２０Åとおよそ２００Åの間の厚みとなるように形成されている。

次に、図２Ｆに示すように、誘電体膜には、側壁スペーサー２１８を形成するために、例えば、プラズマ エッチングまたはリアクティブ（ｒｅａｃｔｉｖｅ）イオン エッチング、といった異方性エッチングがされる。誘電体膜の異方性エッチングは、ゲート電極２１２（もし使用されていれば、ランディングパッド（図示なし）の上面も同様に）といった、水平な表面から誘電体膜を取り除き、ゲート電極２１２の側壁といった、垂直な表面に隣接した誘電体側壁を残す。エッチングは、全ての水平な表面から誘電体膜を取り除くのに充分な時間だけ継続される。典型的な一実施例においては、図２Ｆに示すように、半導体ボディ２０７の側壁の上のスペーサー材料を取り除くために、オーバーエッチングが利用される。結果として、図２Ｆに示すように、ゲート電極２１２の側壁に沿って、かつ隣接して延びる、側壁スペーサー２１８が形成される。側壁スペーサー２１８の高さは、ゲート電極２１２の高さより小さく描かれている。

次に、図２Ｇに示すように、望むのであれば、半導体膜２１９が、半導体ボディ２０７（ランディングパッド（図示なし）と同様に）のむき出しの表面上に形成され得る。加えて、望むのであれば、半導体膜２２０が、ゲート電極２１２の上面に形成され得る。半導体膜２２０は、単結晶の膜または多結晶の膜であり得る。典型的な一実施例においては、半導体膜２１９は、エピタキシャル（単結晶の）シリコン膜である。典型的な一つの実施例においては、シリコン膜２１９は、半導体ボディ２０７のむき出しの上面と側面といった、シリコンを含んだむき出しの領域の上にのみシリコンが形成される、選択的なデポジションプロセスによって形成される。選択的なデポジションプロセスにおいては、シリコン膜は、側壁スペーサー２１８といった、誘電体エリアの上には形成されない。ゲート電極２１２が多結晶シリコン膜を有するときは、シリコン膜２２０を形成するためにゲート電極２１２の上面の上に、半導体膜が、また選択的に形成される。典型的な一つの実施例においては、シリコン膜２２０は、およそ５０Åとおよそ５００Åの間の厚みとなるように形成されている。シリコン膜は、その場でドーピングされ得る（例えば、デポジットの際にドーピングされる）、もしくは、例えば、イオンプランテーションまたはソリッド−ソースディフュージョン（ｓｏｌｉｄ−ｓｏｕｒｃｅ ｄｉｆｆｕｓｉｏｎ）により、後でドーピンされ得る。シリコン膜は、デバイスのソース領域とドレイン領域にとって望ましい伝導性のタイプにドーピングされる。典型的な一実施例においては、デポジットされたシリコン膜２１９と２２０は、本質的なシリコン膜（例えば、ドーピングされていないシリコン膜）である。半導体膜２１９のデポジションは、レイズド ソース／ドレイン領域（ｒａｉｓｅｄ ｓｏｕｒｃｅ ａｎｄ ｄｏｒａｉｎ ｒｅｇｉｏｎｓ）を形成し、デバイスの寄生性(ｐａｒａｓｔｉｃｓ)を改善している。

図２Ｈに示すように、典型的な一つの実施例においては、デポジットされたシリコン膜２１９と２２０は、垂直イオン注入角度を用いたイオン注入によりドーピングされる。イオン注入は、デポジットされたシリコン膜２１９とその下にある半導体ボディ２０７を、ソース コンタクト領域２１６とドレイン コタクト領域（図２Ｈにおいて図示なし）を形成するために、濃度、およそ１ｘ１０^２０ａｔｏｍｓ/ｃｍ^３とおよそ１ｘ１０^２１ａｔｏｍｓ/ｃｍ^３の間になるまでドーピングされる。側壁スペーサー２１８は、ソース／ドレイン コンタクト インプランテーション ステップをオフセットし、側壁スペーサー２１８の下のドーピングされたシリコンボディの領域として、チップ領域（図示なし）を定める。このように、加工は、ソース領域２１６とドレイン領域２１７（図２Ｈにおいて図示なし）のそれぞれがチップ領域とコンタクト領域を有するように処理をする。チップ領域（図示なし）は、側壁スペーサー２１８の下にある半導体ボディ２０７の領域である。コンタクト領域は、半導体ボディ２０７の領域であり、側壁スペーサー２１８の外側端に隣接している、デポジットされたシリコン膜２１９である。加えて、ソース／ドレイン コンタクト領域は、使用される際には、ソースとドレイン ランディング パッド（図示なし）を含む。

次に、メタル２２１が、ソース領域とドレイン領域の上に、包み込む形態（ラップアラウンド）で形成される。ゲート電極２１２の上部も同様である。典型的な一つの実施例においては、ソース領域とドレイン領域の上部及び側壁がむき出しとなるように、デポジットされたＳｉＯ_２（図示なし）といった、ＩＬＤ層の中にコンタクト ビア（ｖｉａ）を形成するためのトレンチが形成される。メタル２２１が、次に、むき出しにされたソース領域とドレイン領域の上に、ＣＤＶ技術を使用してデポジットされる。別の典型的な実施例においては、メタル２２１は、むき出しにされたソース領域とドレイン領域の上に、ＡＬＤ技術を使用してデポジットされる。残りのビアは、メタル的タングステン（ｍｅｔａｌ ｌｉｋｅ ｔｕｎｇｓｔｅｎ）により埋められる。タングステンとコンタクト メタルは、化学的機械的研磨により、ビアの外側の領域から取り除かれる。別の典型的な実施例においては、メタルは、ビアの穴の内側にデポジットされ、フィン全体を消費しないケイ化メタルを形成するように反応される。別の典型的な実施例においては、メタルは、デバイスを熱処理することにより、メタル２２１とセッしているソース領域とドレイン領域の表面に、ケイ化物を形成することができる。典型的な一つの実施例においては、メタル２２１とソース領域・ドレイン領域の間のインターフェイス領域がフフィン高さと比例関係を保つために、ソース領域の全体またはドレイン領域の全体を消費することのないようにケイ化物が形成される。そして、ケミカルエッチングなどによって、余ったメタル２２１が取り除かれる。Ｈｉ−Ｋメタル ゲートが使用される典型的な一つの実施例においては、ゲート上にはケイ化物は形成されない。図３のステップ３０５は、ここに開示される本発明の実施例に従って、トライゲートトランジスター製作のこの部分に対応している。メタル２２１は、これらに限定されるわけではないが、チタン、タングステン、ニッケル、銅、またはコバルト、またはＮｉＳｉの接触抵抗と同等か、それ以下の接触抵抗を有する他のいかなる金属、といった、ソース領域とドレイン領域に対して良いコンタクトを提供する材料から形成され得る。メタル２２１は、ソースとドレイン コンタクト領域を形成するように、ソース領域とドレイン領域の上に形成され、コンタクト領域は、有利なように、フィン高さの増加に応じて増加する。

図示された実施例の上記の記載は、要約（Ａｂｓｔｒａｃｔ）における記載も含めて、完全で余すところがなく、または、開示されたまさにその形態に限定するように、意図されたものではない。ここでは、特定の実施形態や実施例が説明目的のために記載されている一方、当業者にとって理解されるように、本発明の範囲内において種々の同等な変更が可能である。

これらの変更は、上記の詳細な記載に照らして成すことができる。添付の特許請求の範囲で使用される文言は、本発明の範囲を、本明細書と特許請求の範囲において開示される特定の実施例に限定するように解釈されるべきではない。むしろ、ここに開示された実施例に係る本発明の範囲は、添付の特許請求の範囲により決定されるべきであり、クレーム解釈の確立された方策に従って解釈されるべきものである。

Claims (18)

1. 半導体デバイスであって：
   サブストレートと；かつ
   該サブストレートの上に形成された半導体ボディであり、該半導体ボディは、ソース領域とドレイン領域とを有しており、該ソース領域と該ドレイン領域の少なくとも一つは、第一の側面と、第二の側面と、そして上面とを有しており、該第一の側面は、該第二の側面と向かい合っている、半導体ボディと、
   メタル層であり、実質的に全ての第一の側面の上と、実質的に全ての第二の側面の上と、そして前記ソース領域と前記ドレイン領域の少なくとも一つの上面の上に、形成された、メタル層と、
   を有することを特徴とする半導体デバイス。
2. 前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
   請求項１に記載の半導体デバイス。
3. 前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
   請求項２に記載の半導体デバイス。
4. 前記メタル層は、チタン、タングステン、ニッケル、銅、もしくはコバルト、もしくは接触抵抗がＮｉＳｉと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を含んでいる、
   請求項３に記載の半導体デバイス。
5. 前記半導体デバイスは、さらに：
   前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、形成されたゲート誘電体層と、かつ
   前記ゲート誘電体層の上に形成されたゲート電極と、
   を有することを特徴とする、
   請求項４に記載の半導体デバイス。
6. 前記半導体デバイスは、さらに：
   前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、形成されたゲート誘電体層と、かつ
   前記ゲート誘電体層の上に形成されたゲート電極と、
   を有することを特徴とする、
   請求項１に記載の半導体デバイス。
7. 前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
   請求項６に記載の半導体デバイス。
8. 前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がＮｉＳｉと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
   請求項７に記載の半導体デバイス。
9. 前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
   請求項８に記載の半導体デバイス。
10. 半導体デバイスの製造方法であって、該方法は：
    サブストレートを提供する工程と；および
    該サブストレートの上に形成された半導体ボディであり、該半導体ボディは、ソース領域とドレイン領域とを有しており、該ソース領域と該ドレイン領域の少なくとも一つは、第一の側面と、第二の側面と、そして上面とを有しており、該第一の側面は、該第二の側面と向かい合っている、半導体ボディを形成する工程と、および
    メタル層であり、実質的に全ての第一の側面の上と、実質的に全ての第二の側面の上と、そして前記ソース領域と前記ドレイン領域の少なくとも一つの上面の上に、形成された、メタル層を形成する工程と、
    を有することを特徴とする半導体デバイスの製造方法。
11. 前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
    請求項１０に記載の半導体デバイスの製造方法。
12. 前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
    請求項１１に記載の半導体デバイスの製造方法。
13. 前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がＮｉＳｉと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
    請求項１２に記載の半導体デバイスの製造方法。
14. 前記半導体デバイスの製造方法は、さらに：
    前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、ゲート誘電体層を形成する工程と、かつ
    前記ゲート誘電体層の上にゲート電極を形成する工程と、
    を有することを特徴とする、
    請求項１３に記載の半導体デバイスの製造方法。
15. 前記半導体デバイスの製造方法は、さらに：
    前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、ゲート誘電体層を形成する工程と、かつ
    前記ゲート誘電体層の上に形成されたゲート電極と、
    を有することを特徴とする、
    請求項１０に記載の半導体デバイスの製造方法。
16. 前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
    請求項１５に記載の半導体デバイスの製造方法。
17. 前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がＮｉＳｉと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
    請求項１６に記載の半導体デバイスの製造方法。
18. 前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
    請求項１７に記載の半導体デバイスの製造方法。

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