DE102019116370A1 - Negativ geneigte isolationsstrukturen - Google Patents

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Gulbagh SINGH
Tsung-Han Tsai
Kun-Tsang Chuang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Negativ geneigte Isolationsstrukturen werden auf einem Halbleitersubstrat gebildet, um Bauelemente voneinander zu isolieren. Die negativ geneigten Isolationsstrukturen weisen eine obere kritische Abmessung auf, die geringer ist, als eine untere kritische Abmessung. Die negativ geneigten Isolationsstrukturen können eine Isolierschicht einer Silizium-auf-Isolationsstruktur-Anordnung durchdringen.

Description

  • STAND DER TECHNIK
  • Die Halbleiterindustrie hat aufgrund laufender Verbesserungen der Integrationsdichte einer Vielzahl elektronischer Komponenten (z.B. Transistoren, Dioden, Wiederstände, Kondensatoren, etc.) ein rasches Wachstum erfahren. Größtenteils entsprang diese Verbesserung der Integrationsdichte wiederholten Reduzierungen der minimalen Strukturgröße, die es ermöglicht, mehr Komponenten in eine bestimmte Fläche zu integrieren. Da die Nachfrage nach noch kleineren elektronischen Vorrichtungen in letzter Zeit zugenommen hat, ist ein Bedarf für kleinere und kreativere Packaging-Technologien von Halbleiter-Dies entstanden.
  • Da sich die Dichte an Halbleitertechnologien erhöht, steigt auch das Risiko unerwünschten Übersprechens zwischen elektronischen Komponenten. Somit besteht zunehmend Bedarf an kreativeren Möglichkeiten, Rauschkopplung benachbarter Bauelemente zu verhindern, um die Isolierung aufrechtzuerhalten und zugleich die Herstellung kleinerer Bauelemente zu ermöglichen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten verständlich aus der folgenden ausführlichen Beschreibung gelesen in Zusammenhang mit den beigefügten Figuren. Es ist festzuhalten, dass im Einklang mit der gängigen Praxis in der Branche verschiedene Merkmale/Elemente nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Elemente für eine verbesserte Klarheit der Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 7 stellen Querschnittsansichten von Zwischenschritten der Herstellung eines Halbleiterbauelements im Einklang mit einigen Ausführungsformen dar.
    • 8 bis 16 stellen Querschnittsansichten von Zwischenschritten der Herstellung eines Halbleiterbauelements im Einklang mit einigen Ausführungsformen dar.
    • 17 bis 18 stellen ein Bauelement in einer Zwischenphase seiner Bildung im Einklang mit einigen Ausführungsformen dar.
    • 19 bis 20 stellen ein Bauelement in einer Zwischenphase seiner Bildung im Einklang mit einigen Ausführungsformen dar.
    • 21 bis 22 stellen ein Bauelement in einer Zwischenphase seiner Bildung im Einklang mit einigen Ausführungsformen dar.
    • 23 stellt eine Teilansicht von oben der Bauelemente der 17, 19 und 21 im Einklang mit einigen Ausführungsformen dar.
    • 24 stellt einen Teilquerschnitt eines Transistorbauelements, welches negativ geneigte Isolationsstrukturen im Einklang mit einigen Ausführungsformen verwendet, dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Beschreibung stellt verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale bzw. Elemente der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, die keinesfalls einschränkend auszulegen sind. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der Beschreibung, die nun folgt, Ausführungsformen umfassen, in denen die ersten und zweiten Elemente in direktem Kontakt gebildet sind, kann jedoch ebenso Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet sein können, sodass die ersten und zweiten Elemente nicht in direktem Kontakt miteinander angeordnet sind. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und Klarheit, und schreibt nicht von sich aus einen Zusammenhang zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Ausdrücke räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „untere/r“, „darüber“ „obere/r“ und dergleichen, hierin für eine einfachere Beschreibung verwendet sein, um die Beziehung eines Elements oder Merkmals zu (einem) anderen in den Figuren gezeigten Element/en oder Merkmal/en zu beschreiben. Die Ausdrücke räumlicher Beziehungen dienen dazu, verschiedene Ausrichtungen des Bauelements in der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin verwendeten Ausdrücke räumlicher Beziehungen können ebenfalls dementsprechend ausgelegt werden.
  • Ausführungsformen stellen eine negative geneigte Isolationsstruktur, wie zum Beispiel eine Grabenisolation, zwischen auf einem Halbleitersubstrat gebildeten Bauelementen bereit. In mit positiv geneigten Isolationsstrukturen gebildeten Bauelementen ist der Abstand benachbarter Bauelemente zueinander verringert, da sich die Isolationsstruktur in das Substrat hinein verjüngt. Die negativ geneigte Isolationsstruktur der vorliegenden Ausführungsformen ermöglicht es, Bauelemente in geringerem Abstand zueinander zu bilden, ohne Kopplungseffekte und Streuverlust von einem Bauelement zu einem anderen zu erhöhen, oder ermöglicht es, Bauelemente mit denselben kritischen Abmessungen zu bilden und zugleich die Isolationseigenschaften zwischen Bauelementen zu verbessern. Eine Anwendung der hierin beschriebenen negativ geneigten Isolationsstrukturen kann in Funkfrequenz- (RF-) Bauelementen erfolgen. Eine starke Isolierung kann insbesondere in RF-Vorrichtungen wichtig sein, wenn Bauelemente besonders empfindlich auf Nebensprechen (auch als Übersprechen bezeichnet) von anderen in der Nähe angeordneten Bauelementen reagieren.
  • 1 bis 7 stellen Querschnittsansichten von Zwischenschritten der Herstellung eines Halbleiterbauelements im Einklang mit einigen Ausführungsformen dar. 1 stellt ein Substrat 102 dar. Obwohl die im Folgenden beschriebenen Techniken in Bezug auf eine Silizium-auf-Isolator- (SOI-) Anordnung beschrieben sind, werden Fachleute verstehen, dass diese Techniken auch auf andere Substratanordnungen, wie zum Beispiel Grundhalbleiter, anwendbar sind.
  • Das Substrat 102 kann ein Halbleitersubstrat oder ein Glassubstrat sein. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. Das Substrat 102 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Die Isolierschicht 104 ist über dem Substrat 102 gebildet und kann zum Beispiel eine vergrabene Oxid- (BOX-) Schicht, eine Siliziumoxidschicht oder dergleichen sein. Eine obere Halbleiterschicht 106 ist über der Isolierschicht 104 gebildet. Die obere Halbleiterschicht 106 kann dotiert (z.B. mit einem Dotierstoff vom Typ p oder vom Typ n) oder undotiert sein. In einigen Ausführungsformen kann das Halbleitermaterial der oberen Halbleiterschicht 106 Silizium; Germanium; einen Verbindungshalbleiter umfassend Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; Kombinationen davon oder dergleichen umfassen.
  • In einigen Ausführungsformen kann das Material der oberen Halbleiterschicht 106 dasselbe sein, wie das Material des Substrats 102, während sich das Material der oberen Halbleiterschicht 106 in anderen Ausführungsformen vom Material des Substrats 102 unterscheiden kann. Die Isolierschicht 104 kann durch beliebige geeignete Mittel gebildet werden. Zum Beispiel kann die Isolierschicht 104 als eine getrennte Schicht auf dem Substrat 102 gebildet werden, oder kann durch eine Oxidationstechnik, wie zum Beispiel durch Ionenstrahlimplantation von Sauerstoff gefolgt von einem Hochtemperaturglühen, oder durch Oxidieren eines Halbleiterwafers und Verbinden des oxidierten Wafers mit dem Substrat 102, gebildet werden.
  • In einigen Ausführungsformen können entsprechende Mulden (nicht gezeigt) in der oberen Halbleiterschicht 106 gebildet werden. In einigen Ausführungsformen, in welchen das entstehende Bauelement ein Typ-n-Bauelement ist, sind die Mulden p-Mulden. In einigen Ausführungsformen, in welchen das entstehende Bauelement ein Typ-p-Bauelement ist, sind die Mulden n-Mulden. In anderen Ausführungsformen sind sowohl p-Mulden als auch n-Mulden in der oberen Halbleiterschicht 106 gebildet. In einigen Ausführungsformen sind Typ-p-Verunreinigungen in die obere Halbleiterschicht 106 implantiert, um die p-Mulden zu bilden. Die Typ-p-Verunreinigungen können Bor, BF2 oder dergleichen sein, und können in einer Konzentration gleich oder kleiner 1018 cm-3, zum Beispiel in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1018 cm-3, implantiert werden. In einigen Ausführungsformen sind Typ-n-Verunreinigungen in die obere Halbleiterschicht 106 implantiert, um die n-Mulden zu bilden. Die Typ-n-Verunreinigungen können Phosphor, Arsen oder dergleichen sein, und können in einer Konzentration gleich oder kleiner 1018 cm-3, zum Beispiel in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1018 cm-3, implantiert werden. Nach dem Implantieren der entsprechenden Verunreinigungen kann eine Glühbehandlung des Substrats ausgeführt werden, um die Typ-p- und Typ-n-Verunreinigungen, die implantiert wurden, zu aktivieren.
  • 2 stellt die Bildung einer Maske 108 über der oberen Halbleiterschicht 106 dar. Die Maske 108 wird in einem nachfolgenden Ätzschritt dazu verwendet, die obere Halbleiterschicht 106 zu strukturieren (siehe 3). In einigen Ausführungsformen kann die Maske 108 eine oder mehrere Maskenschichten umfassen. Zum Beispiel kann die Maske 108 in einigen Ausführungsformen eine dreischichtige oder zweischichtige Maske aufweisend eine oberste Schicht, die fotostrukturierbar ist, aufweisen. Eine unterste Schicht der Maskenschicht 108 kann eine Hartmaskenschicht umfassend Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumkarbonitrid, eine Kombination davon oder dergleichen sein, und kann unter Verwendung irgendeines geeigneten Verfahrens, wie zum Beispiel thermische Oxidation, thermische Nitrierung, Atomlagenabscheidung (ALD), physikalische Dampfabscheidung (PVD), chemische Dampfabscheidung (CVD), eine Kombination davon oder dergleichen, gebildet werden. Die unterste Schicht der Maske 108 kann dazu verwendet werden, das Ätzen der obersten Halbleiterschicht 106, die unter der unterstehen Schicht der Maske 108 liegt, im nachfolgenden Ätzschritt (siehe 3) zu verhindern oder zu minimieren. Die oberste Schicht der Maske 108 kann Fotolack umfassen, und kann in einigen Ausführungsformen dazu verwendet werden, die unterste Schicht der Maske 108 zur Verwendung im nachfolgenden Ätzschritt zu strukturieren. Die oberste Schicht der Maske 108 kann unter Verwendung einer Aufschleudertechnik gebildet werden, und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. In einigen Ausführungsformen kann die Maske 108 zusätzliche Maskenschichten umfassen.
  • Die Maske 108 wird durch einen oder mehrere Strukturierungsprozesse 16 strukturiert, um eine strukturierte Maske 12 und Öffnungen 14 zu schaffen. Die Öffnungen 14 entsprechen Bereichen der oberen Halbleiterschicht 106, in welchen eine Isolationsstruktur gebildet wird. Die strukturierte Maske 12 bleibt bestehen, um die obere Halbleiterschicht 106 gegen Ätzprozesse zu maskieren, welche Gräben in der Halbleiterschicht 106 bilden werden. Strukturierungsprozesse 16 können abhängig von den Materialien und der Schichtzusammensetzung der Maske 108 wie oben erörtert Kombinationen von Fotostrukturierungsprozessen und Ätzprozessen umfassen. Um zum Beispiel Öffnungen in einer obersten fotostrukturierbaren Schicht der Maske 108 zu bilden, kann ein Fotostrukturierungsprozess verwendet werden. Als nächstes kann ein Ätzprozess verwendet werden, um die Struktur der Öffnungen in der obersten Schicht in eine nachfolgende Schicht zu erweitern, während die oberste Schicht als eine Maske verwendet wird, um die Abschnitte der nachfolgenden Schicht zu schützen, die nicht geätzt werden sollen. Strukturierungsprozesse 16 können derart gewählt werden, dass sie für die zu strukturierenden Materialien selektiv sind, damit wenig bis gar keine Überstrukturierung erfolgt.
  • Nunmehr bezugnehmend auf 3 stellt 3 die Bildung der Bauelementbereiche 22 in der oberen Halbleiterschicht 106 dar. Ein Ätzprozess 26 wird unter Verwendung der strukturierten Maske 12 (siehe 2) als eine Maske ausgeführt, um die Struktur der strukturierten Maske 12 auf die darunterliegende obere Halbleiterschicht 106 zu übertragen. Die Öffnungen 14 (siehe 2) werden erweitert, um Gräben 24 zu schaffen. Das Ätzen kann durch irgendeinen annehmbaren Ätzprozess, wie zum Beispiel reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), eine Kombination davon oder dergleichen, vorgenommen werden. Der Ätzprozess kann anisotrop sein.
  • In einigen Ausführungsformen kann der Ätzprozess 26 eine abgestimmte Ätzung umfassen, um Gräben 24 in der oberen Halbleiterschicht 106 zu schaffen, die negativ geneigt sind. In solchen Ausführungsformen kann das Ätzen zum Beispiel eine Trockenätzung mit abgestimmten Parametern zum Erreichen negativ geneigter Gräben 24 sein. Die Auswahl der Prozessgase, der Ätzzeit, des Kammerdrucks, der Strömungsgeschwindigkeit der Prozessgase, der Temperatur, der Plasmaquellenleistung und der Vorspannungsleistung kann nach Bedarf eingestellt werden, um ein Ätzergebnis zu schaffen, das einen Graben erzeugt, der eine Bodenabmessung (z.B. d2 , wie weiter unten erörtert) aufweist, die größer ist, als eine obere Abmessung (z.B. d1 , wie weiter unten erörtert). In einigen Ausführungsformen kann der Ätzprozess 26 eine Ätzzeit von zwischen ungefähr 20 Sek. und ungefähr 60 Sek., zum Beispiel ungefähr 35 Sek., einen Druck von zwischen ungefähr 3 mTorr und ungefähr 45 mTorr, zum Beispiel ungefähr 8 mTorr, eine Strömungsgeschwindigkeit des Prozessgases von zwischen ungefähr 20 slpm und ungefähr 800 slpm, zum Beispiel ungefähr 60 slpm, eine Temperatur von zwischen ungefähr 15° C und ungefähr 65° C, zum Beispiel ungefähr 30° C, eine Quellenleistung von zwischen ungefähr 500 Watt und ungefähr 700 Watt und eine Vorspannungsleistung (welche auf das Spannfutter des betreffenden Ätzwerkzeugs angelegt werden kann) von zwischen ungefähr 100 V und ungefähr 500 V, zum Beispiel ungefähr 300 V, aufweisen. Dies sind lediglich Beispielwerte und Bereiche. Es können ohne Einschränkung andere Werte verwendet werden, um ein bestimmtes gewünschtes Ätzprofil zu erzielen. Die Werte beruhen mindestens zum Teil auch auf dem gewählten Ätzmittel. Irgendein geeignetes Ätzmittel kann verwendet werden, das selektiv für das Material der oberen Halbleiterschicht 106 ist. Zum Beispiel können die Prozessgase in einigen Ausführungsformen ein Ätzmittel auf Sauerstoffbasis, Stickstoffbasis, Wasserstoffbasis, Fluorbasis oder Chlorbasis oder Kombinationen davon aufweisen. Solche Prozessgase können zum Beispiel ein oder mehrere der Gase O2, N2, H2, CF4, NF3, NH3 oder Cl2 umfassen. Andere geeignete Ätzmittel können ebenfalls verwendet werden. Darüber hinaus können ein anderer Prozess oder auch Mischgase verwendet werden.
  • In einigen Ausführungsformen kann der Ätzprozess 26 mehrere Ätzprozesse umfassen. Zum Beispiel kann in einigen Ausführungsformen eine Trockenätzung gefolgt von einer Nassätzung ausgeführt werden. Die Trockenätzung kann eine abgestimmte Ätzung ähnlich der oben beschriebenen sein, oder kann eine anisotrope Ätzung oder eine andere geeignete Ätzung sein. Die Ätzgase können aus derselben Liste ausgewählt sein, wie die oben beschriebenen Ätzgase. Die Nassätzung kann eine Chemikalie verwenden, die eine fluorhaltige Art und Metallhemmer umfasst, zum Beispiel eine verdünnte HF-Ätzung. Die Trockenätzung kann Gräben erzeugen, welche Seitenwände aufweisen, die negativ geneigt, im Wesentlichen senkrecht oder positiv geneigt sind. Die Nassätzung kann den Graben erweitern, um Seitenwände zu erzeugen, die negativ geneigt sind.
  • In einigen Ausführungsformen kann der Ätzprozess 26 Gräben 24 schaffen, die sich in die Isolierschicht 104 erstrecken. In einigen Ausführungsformen können sich die Gräben 24 nicht in die Isolierschicht 104 erstrecken. Während des Ätzprozesses 26 kann die Isolierschicht 104 als ein Ätzstopp verwendet werden, und eine nachfolgende Ätzung kann durch die Isolierschicht 104 brechen, indem etwas Material des Isolators 104 entfernt wird, sodass sich die Gräben 24 in die Isolierschicht 104 erstrecken. In einigen Ausführungsformen kann der Ätzprozess 26 den Isolator 104 abhängig von den ausgewählten Prozessgasen und Ätzchemikalien zum Teil in einem einzigen Trockenätzschritt oder in einem kombinierten Trockenätzschritt gefolgt von einem Nassätzschritt ätzen. In einigen Ausführungsformen können sich die Gräben 24 um einen Abstand von ungefähr 5 nm bis ungefähr 60 nm, zum Beispiel ungefähr 30 nm, in die Isolierschicht 104 erstrecken.
  • Der Ätzprozess 26 schafft Gräben 24 aufweisend negativ geneigte Seitenwände. Das bedeutet, die Gräben 24 können sich von unten nach oben verjüngen, oder sich umgekehrt von oben nach unten aufweiten, sodass die Öffnungen der Gräben 24 an der Oberseite der Gräben 24 schmäler sind, als am Grund der Gräben 24. Sind die Seitenwände negativ geneigt, beträgt der Winkel β1 der Seitenwände der Gräben 24 weniger als 90° von der waagrechten Bodenfläche der Gräben 24. Im Gegensatz dazu ist der Winkel α1 der Seitenwände der Gräben zu einer waagrechten Linie quer über die Oberseite der Gräben 24 größer als 90°. Zum Beispiel kann der Winkel α1 in einigen Ausführungsformen zwischen mehr als 90° und 135°, zum Beispiel ungefähr 110°, betragen, und der Winkel β1 kann zwischen ungefähr 65° bis zu weniger als 90°, zum Beispiel ungefähr 80°, betragen.
  • Die Gräben 24 weisen eine Abmessung d1 an der Oberseite der Gräben 24 von zwischen ungefähr 80 nm und 500 nm, zum Beispiel ungefähr 220 nm, auf. In einigen Ausführungsformen kann die Abmessung d1 größer als 500 nm sein. Die Abmessung d2 am Grund der Gräben 24 kann derart sein, dass ein Verhältnis di:d2 zwischen ungefähr 0,6 und 0,95, zum Beispiel ungefähr 0,85, beträgt. Andere Abmessungen können verwendet werden. Jeder der Gräben 24 kann gemäß einem gewünschten Layout individuell gebildet und gestaltet sein, sodass ein Graben andere Abmessungen aufweisen kann, als ein anderer Graben. Die Gräben 24 weisen auch ein Längenverhältnis auf, das unten in Bezug auf 23 veranschaulicht ist. Die Längen können im Einklang mit dem Entwurfslayout stark variieren. Die Abmessung d1 entspricht einer oberen kritischen Abmessung (TCD) der Isolationsstrukturen, die innerhalb der Gräben 24 aufgebracht sind, und die Abmessung d2 entspricht einer unteren kritischen Abmessung (BCD) der Isolationsstrukturen, die innerhalb der Gräben 24 aufgebracht sind. Aufgrund der negativ geneigten Seitenwände der Gräben 24, ist die TCD der Gräben 24 geringer, als die BCD der Gräben 24, was eine bessere Isolierung in den nachfolgend geformten Isolationsstrukturen schaffen kann, als wenn die BCD geringer wäre, als die TCD, wie in typischen Isolationsstrukturen. Alternativ dazu kann die TCD des Bauelements verringert werden, und zugleich dieselbe oder eine bessere durch die nachfolgend gebildeten Isolationsstrukturen bereitgestellte wirksame Isolierung beibehalten werden. Zum Beispiel kann die BCD eines typischen Bauelements bei Verwendung der hierin erörterten negativ geneigten Seitenwände als die TCD eines Bauelements verwendet werden.
  • Nunmehr Bezug nehmend auf 4 stellt 4 das Aufbringen eines Isoliermaterials in den Gräben 24 durch einen Abscheidungsprozess 36 dar, um die Isolationsstrukturen 110 zu bilden. Das Isoliermaterial kann ein Oxid, wie zum Beispiel ein Siliziumoxid, ein Nitrid, wie zum Beispiel Siliziumnitrid, dergleichen oder eine Kombination davon sein, und kann durch eine hochdichte chemische Plasma-Dampfabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine Abscheidung von CVD-basiertem Material in einem entfernten Plasmasystem und Nachhärtung zum Erreichen einer Umwandlung in ein anderes Material, zum Beispiel ein Oxid), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien gebildet durch irgendwelche annehmbaren Prozesse können ebenfalls verwendet werden.
  • In einigen Ausführungsformen können die Isolationsstrukturen 110 eine konforme/gleichmäßige Auskleidung (nicht abgebildet) gebildet an den Seitenwänden und Bodenflächen der Gräben 24 (siehe 3) aufweisen, bevor die Gräben 24 mit einem Isoliermaterial der Isolationsstrukturen 110 befüllt werden. In einigen Ausführungsformen kann die Auskleidung ein Halbleiter- (z.B. Silizium-) Nitrid, ein Halbleiter- (z.B. Silizium-) Oxid, ein thermisches Halbleiter- (z.B. Silizium-) Oxid, ein Halbleiter- (z.B. Silizium) Oxynitrid, Kombinationen davon oder dergleichen umfassen. Die Bildung der Auskleidung kann irgendein geeignetes Verfahren umfassen, wie zum Beispiel ALD, CVD, HDP-CVD, PVD, eine Kombination davon oder dergleichen. In solchen Ausführungsformen kann die Auskleidung die Diffusion des Halbleitermaterials von den Bauelementbereichen 22 der oberen Halbleiterschicht 106 (z.B. Si und/oder Ge) in die umgebenden Isolationsstrukturen 110 während dem nachfolgenden Glühen der Isolationsstrukturen 110 verhindern (oder zumindest verringern). In einigen Ausführungsformen kann nach dem Abscheiden des Isoliermaterials der Isolationsstrukturen 110 ein Glühvorgang des Isoliermaterials der Isolationsstrukturen 110 ausgeführt werden.
  • In einigen Ausführungsformen, wie in 4 dargestellt, können obere Flächen der Isolationsstrukturen 110 aus der oberen Halbleiterschicht 106 herausragen, sodass ihre oberen Flächen höher sind, als die oberen Flächen der Bauelementbereiche 22 der oberen Halbleiterschicht 106. In einigen Ausführungsformen kann ein Planarisierungsprozess (siehe z.B. 17), wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), jegliches überschüssige Isoliermaterial der Isolationsstrukturen 110 entfernen, sodass die oberen Flächen der Isolationsstrukturen 110 und die oberen Flächen der Bauelementbereiche 22 der oberen Halbleiterschicht 106 im Wesentlichen eben (oder komplanar) sind.
  • 5 bis 7 stellen die Bildung tieferer Gräben und in der Folge höherer Isolationsstrukturen dar. In Ausführungsformen im Einklang mit den 5 und 6 wird eine Isolationsstruktur gebildet, welche die Isolierschicht 104 vollständig durchquert. In einigen Ausführungsformen kann die Isolationsstruktur in das Substrat 102 eindringen. In Ausführungsformen im Einklang mit den 5 und 7 wird eine Isolationsstruktur gebildet, die ähnlich der Isolationsstruktur in 6 ist, jedoch bildet sich aufgrund des hohen Längenverhältnisses und der Unterschiede zwischen TCD und BCD in den Gräben ein in die Isolationsstruktur eingebetteter Luftspalt, der die Isolationseigenschaften weiter verbessert.
  • Bezugnehmend auf 5 stellt 5 einen Prozess dar, in welchem die Gräben 24 (siehe 3) weiter in und durch die Isolierschicht 104 und in das Substrat 102 eingelassen werden. Die Gräben 24 werden weiter eingelassen, um durch den Ätzprozess 46 die Gräben 44 zu bilden. Der Ätzprozess 46 kann einen oder mehrere Ätzschritte aufweisen, um zunächst die Isolierschicht 104 zu ätzen, wobei das Substrat 102 als ein Ätzstopp verwendet wird. Eine nachfolgende Ätzung kann die Gräben 44 weiter in das Substrat 102 einlassen. In einigen Ausführungsformen können sich die Gräben 44 nicht in das Substrat 102 erstrecken. In einigen Ausführungsformen kann zwischen der Isolierschicht 104 und dem Substrat 102 ein getrennter Ätzstopp (nicht gezeigt) bereitgestellt sein, um das Kontrollieren des Ätzprozesses 46 zu unterstützen. Ähnlich wie der Ätzprozess 26 kann der Ätzprozess 46 eine Trockenätzung gefolgt von einer Nassätzung umfassen. In einigen Ausführungsformen können die Ätzprozesse 26 und 46 kombiniert werden, um die Trockenätzung des Ätzprozesses 26 und des Ätzprozesses 46 gefolgt von der Nassätzung des Ätzprozesses 26 und des Ätzprozesses 46 durchzuführen. In einigen Ausführungsformen kann eine der Nassätzungen der Ätzprozesse 26 und 46 weggelassen werden.
  • Der Ätzprozess 46 schafft Gräben 44 aufweisend negativ geneigte Seitenwände. Das bedeutet, die Gräben 44 können sich von unten nach oben verjüngen, oder sich umgekehrt von oben nach unten aufweiten, sodass die Öffnungen der Gräben 44 an der Oberseite der Gräben 44 schmaler sind, als am Boden der Gräben 44. Sind die Seitenwände negativ geneigt, beträgt der Winkel β2 der Seitenwände der Gräben 24 weniger als 90° von der waagrechten Bodenfläche der Gräben 24. Im Gegensatz dazu ist der Winkel α2 der Seitenwände der Gräben zu einer waagrechten Linie quer über die Oberseite der Gräben 24 größer als 90°. Zum Beispiel kann der Winkel α2 in einigen Ausführungsformen zwischen mehr als 90° und 135°, zum Beispiel ungefähr 110°, betragen, und der Winkel β2 kann zwischen ungefähr 60° bis zu weniger als 90°, zum Beispiel ungefähr 80°, betragen.
  • Die Gräben 44 weisen eine Abmessung d3 an der Oberseite der Gräben 44 von zwischen ungefähr 80 nm und 500 nm, zum Beispiel ungefähr 220 nm, auf. In einigen Ausführungsformen kann die Abmessung d3 größer als 500 nm sein. Die Abmessung d4 am Boden der Gräben 44 kann derart sein, dass ein Verhältnis d3:d4 zwischen ungefähr 0,6 und 0,95, zum Beispiel ungefähr 0,85, beträgt. Andere Abmessungen können verwendet werden. Jeder der Gräben 44 kann gemäß einem gewünschten Layout individuell gebildet und gestaltet sein, sodass ein Graben andere Abmessungen aufweisen kann, als ein anderer Graben. Die Gräben 44 weisen auch ein Längenverhältnis auf, das unten in Bezug auf 23 veranschaulicht ist. Die Abmessung d3 entspricht einer TCD der Isolationsstrukturen, die innerhalb der Gräben 44 aufgebracht sind, und die Abmessung d4 entspricht einer BCD der Isolationsstrukturen, die innerhalb der Gräben 44 aufgebracht sind. Aufgrund der negativ geneigten Seitenwände der Gräben 44 ist die TCD der Gräben 44 geringer, als die BCD der Gräben 44.
  • Nunmehr bezugnehmend auf 6 stellt 6 das Aufbringen eines Isoliermaterials in den Gräben 44 (siehe 5) durch einen Abscheidungsprozess 56 dar, um die Isolationsstrukturen 210 zu bilden. Materialien und Prozesse verwendet zum Abscheiden des Isoliermaterials der Isolationsstrukturen 210 können gleich jenen sein, die oben in Bezug auf die Isolationsstrukturen 110 erörtert wurden und werden hier nicht wiederholt.
  • Unter nochmaliger Bezugnahme auf 3 und 5 kann die Tiefe der Gräben 24 oder der Gräben 44 gemessen von der Oberseite der Öffnung des Grabens zum Grund des Grabens zwischen ungefähr 50 nm und ungefähr 500 nm, zum Beispiel ungefähr 100 nm für die Gräben 24 oder 300 nm für die Gräben 44, betragen. In einigen Ausführungsformen kann ein Längenverhältnis der Tiefe der Gräben 24 oder der Gräben 44 zur TCD der Gräben 24 oder TCD der Gräben 44 zwischen ungefähr 0,5 und 10, zum Beispiel ungefähr 2, betragen.
  • Nunmehr bezugnehmend auf 7 stellt 7 das Aufbringen eines Isoliermaterials in den Gräben 44 (siehe 5) durch einen Abscheidungsprozess 66 dar, um die Isolationsstrukturen 310 zu bilden. Wenn das Längenverhältnis der Tiefe der Gräben 44 (siehe 5) zur TCD der Gräben 44 größer als ungefähr 4 und kleiner oder gleich ungefähr 10 ist, kann sich innerhalb der Isolationsstrukturen 310 ein Luftspalt 130 bilden. Der Luftspalt 130 schafft zusätzliche Isolationsstärke und verringert ferner ein Nebensprechen der Bauelemente zwischen Bauelementen, die in benachbarten oder nahegelegenen Bauelementbereichen 22 gebildet sind.
  • Der Luftspalt 130 kann eine Form aufweisen, die sich auf ähnliche Weise wie die Seitenwände der Isolationsstruktur 310 aufweitet, aufweisend eine schmalere Oberseite und einen breiteren Boden. Der Luftspalt 130 wird abhängig vom Abscheidungsprozess 66 des Isoliermaterials der Isolationsstrukturen 310 gebildet. In einigen Ausführungsformen kann sich die Abscheidung des Isoliermaterials zum Beispiel konform/gleichmäßig (innerhalb von Prozessvariationen) am Boden und den Seitenwänden der Gräben 44 bilden, bis die Oberseite des Luftspalts 130 gegen weitere Bildung innerhalb des Raums des Luftspalts 130 entsprechend eingeschränkt ist. Die entstehende Form des Luftspalts 130 kann einen gekrümmten oder flachen Boden aufweisen und bis zu einem Punkt an der oberen Begrenzung des Luftspalts 130 reichen. Der Luftspalt 130 kann in der Isolationsstruktur 310 derart eingebettet sein, dass seine Seitenwände im Wesentlichen gleich weit von der Schnittstelle zwischen der Isolationsstruktur 310 und dem Bauelementbereich 22 und zwischen der Isolationsstruktur 310 und der darunterliegenden Isolierschicht 104 des Bauelementbereichs 22 angeordnet sind.
  • Der Luftspalt 130 kann eine Höhe von zwischen ungefähr 30 % bis ungefähr 80 % der Höhe des Grabens 44 aufweisen, zum Beispiel ungefähr 50 % der Höhe der Gräben 44. Der Luftspalt 130 kann eine größte Breite W1 (in Richtung des Bodens des Luftspalts) von zwischen ungefähr 20 % und 80 % der BCD der Gräben 44 aufweisen. An dem Punkt, wo der Luftspalt 130 am breitesten ist, kann der Mindestabstand d5 vom Luftspalt 130 zur Seitenwand der Isolationsstruktur 310 zwischen ungefähr 10 % und ungefähr 40 % der kritischen Abmessung (CD) (oder Breite) W2 des Graben an dieser Stelle betragen. Dies kann auch als die Dicke des Isoliermaterials der Wand der Isolationsstruktur 310 verstanden werden.
  • Wie in 7 dargestellt, kann sich in einigen Ausführungsformen der Luftspalt 130 in die obere Halbleiterschicht 106 oder in das Substrat 102 erstrecken. In einigen Ausführungsformen kann der Luftspalt 130 nur in der Isolierschicht 104 angeordnet sein, oder kann nur im Substrat 102 angeordnet sein, oder kann nur sowohl in der Isolierschicht 104 als auch im Substrat 102 aber nicht in der oberen Halbleiterschicht 106 angeordnet sein.
  • Die 8 bis 16 stellen Querschnittsansichten von Zwischenschritten der Herstellung eines Halbleiterbauelements im Einklang mit einigen Ausführungsformen dar. Die 8 bis 16 stellen Ausführungsformen dar, in welchen Isolationsstrukturen aufweisend negativ geneigte Seitenwände sowie Isolationsstrukturen aufweisend nicht negativ (z.B. positiv) geneigte Seitenwände gebildet sind.
  • 8 stellt die Bildung einer dreischichtigen Maske 109 über der strukturierten Maske 12 dar. Die dreischichtige Maske 109 umfasst eine untere Schicht 109A, eine Mittelschicht 109B über der unteren Schicht 109A, und eine Deckschicht 109C über der Mittelschicht 109B. In einigen Ausführungsformen kann die untere Schicht 109A ein organisches Material, wie zum Beispiel ein aufgeschleudertes Kohlenstoffmaterial (SOC) oder dergleichen, aufweisen, und kann unter Verwendung einer Rotationsbeschichtung, CVD, ALD oder dergleichen gebildet werden. Die Mittelschicht 109B kann ein anorganisches Material, das zum Beispiel ein Nitrid (wie zum Beispiel SiN, TiN, TaN oder dergleichen), ein Oxynitrid (wie zum Beispiel SiON), ein Oxid (wie zum Beispiel Siliziumoxid) oder dergleichen sein kann, aufweisen, und kann unter Verwendung von CVD, ALD oder dergleichen gebildet werden. Die Deckschicht 109C kann ein organisches Material, wie zum Beispiel ein Fotolackmaterial, umfassen, und kann unter Verwendung einer Rotationsbeschichtung oder dergleichen gebildet werden. In einigen Ausführungsformen wird die Deckschicht 109C der dreischichtigen Maske 109 unter Verwendung geeigneter Fotolithografietechniken strukturiert, um einen Abschnitt der Mittelschicht 109B freizulegen, der nachfolgend unter Verwendung der Deckschicht 109C als eine Maske geätzt wird.
  • 9 stellt die Entfernung von Abschnitten der unteren Schicht 109A der dreischichtigen Maske 109 dar. Die Mittelschicht 109B wird als eine Maske verwendet, um andere Abschnitte der unteren Schicht 109A zu schützen, die nicht entfernt werden sollten. Bei der Entfernung der Abschnitte der unteren Schicht 109A kann die Deckschicht 109C verbraucht werden. Die Entfernung der Abschnitte der unteren Schicht 109A legt einen Teil der strukturierten Maske 12 und entsprechende darin gebildete Öffnungen 14 frei.
  • 10 stellt das Ätzen der Gräben 24 aufweisend negativ geneigte Seitenwände durch den Ätzprozess 26 dar, wie oben in Bezug auf 3 beschrieben, was hier nicht wiederholt wird. Während des Ätzprozesses 26 schützt die untere Schicht 109A die Abschnitte der oberen Halbleiterschicht 106, die zur Bildung von Gräben nicht geätzt werden sollen.
  • Unter nunmehriger Bezugnahme auf 11 wird die untere Schicht 109A durch irgendeine geeignete Technik entfernt und eine weitere dreischichtige Maske 111 wird über der strukturierten Maske 12 gebildet. Die dreischichtige Maske 111 ist ähnlich der dreischichtigen Maske 109 und kann unter Verwendung derselben Prozesse und Materialien wie oben in Bezug auf die dreischichtige Maske 109 beschrieben, die hier nicht wiederholt werden, gebildet werden. Die Deckschicht 111C der dreischichtigen Maske 111 kann strukturiert werden, um Abschnitte der Mittelschicht 111B freizulegen, die nachfolgend unter Verwendung der Deckschicht 111C als eine Maske geätzt wird.
  • 12 stellt die Entfernung von Abschnitten der unteren Schicht 111A der dreischichtigen Maske 111 dar. Die Mittelschicht 111B wird als eine Maske verwendet, um andere Abschnitte der unteren Schicht 111A zu schützen, die nicht entfernt werden sollten. Bei der Entfernung der Abschnitte der unteren Schicht 111A kann die Deckschicht 111C verbraucht werden. Die Entfernung der Abschnitte der unteren Schicht 111A legt einen Teil der strukturierten Maske 12 und entsprechende darin gebildete Öffnungen 14 frei.
  • Unter nunmehriger Bezugnahme auf 13 stellt 13 das Ätzen der Gräben 25 aufweisend nicht negativ (z.B. positiv) geneigte Seitenwände durch den Ätzprozess 27 dar. Der Ätzprozess 27 kann irgendeinen geeigneten Ätzprozess umfassen, wie zum Beispiel eine Trocken- oder Nassätzung unter Verwendung geeigneter Ätzmittel, die für das Material der oberen Halbleiterschicht 106 selektiv sind. Der Ätzprozess 27 kann mehrere Ätzschritte umfassen. Zum Beispiel kann eine erste Ätzung Gräben 25 zur Isolierschicht 104 bilden, und eine anschließende Ätzung kann durch die Isolierschicht 104 brechen, um die Gräben 25 in die Isolierschicht 104 zu erweitern. Die Gräben 25 können sich um eine Tiefe von ungefähr 5 nm bis ungefähr 60 nm, zum Beispiel ungefähr 30 nm, in die Isolierschicht 104 erstrecken. In einigen Ausführungsformen können sich die Gräben 25 nicht in die Isolierschicht 104 erstrecken. Isolationsstrukturen aufweisend nicht negativ (z.B. positiv) geneigte Seitenwände werden in den Gräben 25 gebildet.
  • Unter nunmehriger Bezugnahme auf 14 stellt 14 die Bildung der Isolationsstrukturen 110 und der Isolationsstrukturen 112 dar. Die dreischichtige Maske 111 wird unter Verwendung irgendeines geeigneten Prozesses entfernt. In der Folge kann das Isoliermaterial durch einen Abscheidungsprozess in den Gräben 24 und den Gräben 25 (siehe 10 und 13) aufgebracht werden, um die Isolationsstrukturen 110 und die Isolationsstrukturen 112 zu bilden. Materialien und Prozesse verwendet zum Abscheiden/Aufbringen des Isoliermaterials der Isolationsstrukturen 110 und 112 können gleich jenen sein, die oben in Bezug auf die Isolationsstrukturen 110 von 4 erörtert wurden, und werden hier nicht wiederholt. Die entstehenden Isolationsstrukturen 110 weisen negativ geneigte Seitenwände auf, während die entstehenden Isolationsstrukturen 112 nicht negativ geneigte Seitenwände (z.B. positiv geneigte Seitenwände) aufweisen. Auf diese Wiese können auf einem Wafer verschiedene Typen von Isolationsstrukturen für verschiedene Bauelemente gebildet werden.
  • Die 15 und 16 stellen Gegenstücke zur Bildung der Isolationsstrukturen 110 von 14 dar. 15 stellt ein Gegenstück von 14 dar, in dem die Isolationsstruktur 210 von 6 durch Modifizieren des Prozesses in den 8 - 14 gebildet wird, um die Gräben weiter zu vertiefen, wie es in 5 dargestellt ist. 16 stellt ein Gegenstück von 14 dar, in dem die Isolationsstruktur 310 von 7 durch Modifizieren des Prozesses in den 8 - 14 gebildet wird, um die Gräben weiter zu einzulassen, wie in 5 dargestellt, und eine Isolationsstruktur aufweisend einen darin eingebetteten Luftspalt zu bilden. Diese Ausführungsformen werden nachfolgend ausführlicher beschrieben.
  • 15 stellt Isolationsstrukturen 210 und Isolationsstrukturen 212 im Einklang mit einigen Ausführungsformen dar. Die Isolationsstrukturen 210 sind negativ geneigte Isolationsstrukturen wie oben in Bezug auf die Isolationsstrukturen 210 von 6 erörtert. Die Isolationsstrukturen 212 sind nicht negativ geneigte Isolationsstrukturen, welche durch Kombinieren der oben in Bezug auf 8 - 14 erörterten Techniken und der in Bezug auf 6 erörterten Techniken gebildet werden können, um die Gräben 44 durch die Isolierschicht 104 weiter einzulassen. Ebenso kann der Ätzprozess 27 (siehe 13) modifiziert werden, um die Gräben 25 von 13 durch die Isolierschicht 104 ebenfalls weiter einzulassen. In einigen Ausführungsformen können die Gräben weiter eingelassen werden, um durch das Substrat 102 zu brechen.
  • Die Isolationsstrukturen 210 und 212 werden in den entstehenden Gräben durch das Aufbringen von Isoliermaterial durch einen Abscheidungsprozess unter Verwendung von Materialien und Prozessen ähnlich jenen, die oben in Bezug auf 4 erörtert wurden und hier nicht wiederholt werden, gebildet.
  • 16 stellt Isolationsstrukturen 310 und Isolationsstrukturen 212 im Einklang mit einigen Ausführungsformen dar. Die Isolationsstrukturen 310 sind negativ geneigte Isolationsstrukturen wie oben in Bezug auf die Isolationsstrukturen 310 von 7 erörtert. Die Isolationsstrukturen 310 weisen darin gebildete Luftspalten 130 auf. Die Isolationsstrukturen 212 sind nicht negativ geneigte Isolationsstrukturen, die in einer ähnlichen Weise gebildet werden können, wie in oben in Bezug auf 15 erörterten. Da die TCD der Isolationsstrukturen 212 größer ist, als die BCD der Isolationsstrukturen 212, bildet sich in dem der Isolationsstruktur 212 zugehörigen Graben kein Luftspalt. Da die TCD der Isolationsstrukturen 310 jedoch kleiner ist, als die BCD der Isolationsstrukturen 310, kann darin ein Luftspalt 130 gebildet werden, wie oben in Bezug auf 7 erörtert.
  • Obwohl der in den 8 - 16 beschriebene Prozess in einer bestimmten Reihenfolge beschrieben ist, werden Fachleute verstehen, dass die Schritte in einer anderen Reihenfolge ausgeübt worden sein können. Bezugnehmend auf 14 können Gräben für die Isolationsstruktur 112 zum Beispiel vor den Gräben für die Isolationsstruktur 110 gebildet werden. Weiters können in einigen Ausführungsformen die Isolationsstruktur 112 und die Isolationsstruktur 110 vollständig unabhängig voneinander gebildet werden, wobei eine jeweils untere Schicht 109A oder 111A an der Stelle verbleibt, während die Isolationsstruktur 110 oder 112 vollständig gebildet wird. Andere Reihenfolgen können bei Bedarf verwendet werden.
  • In einigen Ausführungsformen können die oben in Bezug auf die 1-16 beschriebenen Techniken vermischt werden, um verschiedene Isolationsstrukturen verschiedener Tiefen und mit verschiedenen Seitenwandneigungen zu erzielen.
  • 17 bis 18 stellen ein Bauelement in einer Zwischenphase seiner Bildung im Einklang mit einigen Ausführungsformen dar. Die Isolationsstrukturen 110 von 17 können im Einklang mit den Prozessen gebildet werden, die oben in Bezug auf die 1-5 erörtert wurden.
  • Die entstehenden Bauelementbereiche 22 zwischen benachbarten Isolationsstrukturen 110 können umgekehrt zur Form der Isolationsstrukturen 110 verjüngt sein. Ein oberer Winkel yi des Bauelementbereichs 22, gemessen von einer oberen Fläche des Bauelementbereichs 22 zu einer Seitenwand des Bauelementbereichs 22, kann weniger als 90°, zum Beispiel zwischen ungefähr 65° und 90°, betragen. Ein unterer Winkel δ1 des Bauelementbereichs 22, gemessen von einer unteren Fläche des Bauelementbereichs 22 zu einer Seitenwand des Bauelementbereichs 22, kann mehr als 90°, zum Beispiel zwischen ungefähr 90° und 135°, betragen. Andere Winkel können verwendet werden. Eine Breite d6 des Bauelementbereichs 22 bei einer TCD des Bauelementbereichs 22 kann zwischen ungefähr 100 nm und 400 nm betragen. Eine Breite d7 des Bauelementbereichs bei einer BCD des Bauelementbereichs 22 kann zwischen ungefähr 65 nm und 300 nm betragen. Andere Abmessungen größer oder kleiner als diese können verwendet werden. Die TCD des Bauelementbereichs 22 ist größer als die BCD des Bauelementbereichs 22. Das Verhältnis von TCD zu BCD des Bauelementbereichs 22 kann zwischen ungefähr 1,05 und 1,5 betragen.
  • Im Anschluss an die Bildung der Isolationsstrukturen 110 können in den Bauelementbereichen 22 Bauelemente gebildet werden (siehe 5). Zum Beispiel kann ein Transistor 120 gebildet werden, um einen Kanalbereich 122 im Bauelementbereich 22 zu schaffen. Die Source-/Drain-Bereiche 124 und eine Gatestruktur aufweisend eine Gateelektrode 128 und ein Gate-Abstandselement 126 können unter Verwendung geeigneter Techniken gebildet werden.
  • In einigen Ausführungsformen kann ein Dummy-Gate gebildet und später durch ein Austauschgate ersetzt werden. Zum Beispiel kann ein Dummy-Gate gebildet werden durch Abscheiden/Aufbringen einer dielektrischen Dummy-Gateschicht und einer Dummy-Gateelektrodenschicht. Die dielektrische Gateschicht und die Dummy-Gateelektrodenschicht können strukturiert werden, um eine Dummy-Gatestruktur zu bilden. Eine Abstandselementschicht kann über der Dummy-Gatestruktur aufgebracht und anisotrop geätzt werden, um senkrechte Abschnitte der Abstandselementschicht übrig zu lassen, wodurch Gate-Abstandelemente 126 entstehen.
  • Die Source-/Drain-Bereiche 124 können unter Verwendung des Dummy-Gates gebildet werden, um Implantationsbereiche zu definieren, wo Dotierstoffe vom Typ p oder Typ n abhängig von der Art des Bauelements implantiert werden können. In einigen Ausführungsformen können Vertiefungen neben dem Dummy-Gate geätzt und darin dotierte oder undotierte Source-/Drain-Bereiche 124 epitaxial aufgebaut werden.
  • In Ausführungsformen, welche ein Dummy-Gate verwenden, kann ein Austauschgateprozess ausgeführt werden, um das Dummy-Gate durch ein permanentes Gate, wie zum Beispiel ein Metallgate, zu ersetzen. Eine Ätzstoppschicht (nicht gezeigt) und ein Zwischenlagen-Dielektrikum (ILD) (nicht gezeigt) werden über den Dummy-Gates und über den Source-/Drain-Bereichen 124 aufgebracht. In einigen Ausführungsformen kann das ILD ein durch fließbare CVD gebildeter fließfähiger Film sein. In einigen Ausführungsformen kann das ILD aus einem dielektrischen Material, wie zum Beispiel Phosphorsilikatglas (PSG), Boro-Silikatglas (BSG), bordotiertes Phosphor-Silikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gebildet werden, und kann durch irgendein geeignetes Abscheidungsverfahren, wie zum Beispiel CVD, PECVD, einer Kombination davon oder dergleichen, abgeschieden/aufgebracht werden. In einigen Ausführungsformen wird die Ätzstoppschicht als eine Stoppschicht verwendet, während das ILD strukturiert wird, um Öffnungen für anschließend gebildete Kontakte zu bilden. Folglich kann ein Material für die Ätzstoppschicht derart gewählt werden, dass das Material der Ätzstoppschicht eine niedrigere Ätzrate aufweist, als das Material des ILD.
  • Ein Planarisierungsprozess, wie zum Beispiel CMP, kann ausgeführt werden, um die obere Fläche des ILD an die oberen Flächen der Dummy-Gates anzugleichen, wodurch die Dummy-Gates freigelegt werden. Vertiefungen werden in den Dummy-Gates geschaffen, wodurch die Dummy-Gateelektrode und optional das Dummy-Gatedielektrikum entfernt wird, wodurch ein darunterliegender Kanalbereich freigelegt wird.
  • Dielektrische Gateschichten (siehe Gate-Dielektrikum 129 von 24) und Gateelektroden 128 werden in den in den Dummy-Gates geschaffenen Vertiefungen gebildet. In einigen Ausführungsformen umfassen die dielektrischen Gateschichten Siliziumoxid, Siliziumnitrid oder mehrere Schichten daraus. In anderen Ausführungsformen umfassen die dielektrischen Gateschichten ein dielektrisches Material mit hohem k, und in diesen Ausführungsformen können die dielektrischen Gateschichten einen k-Wert von mehr als ungefähr 7,0 aufweisen, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Verfahren zur Bildung der dielektrischen Gateschichten können Molekularstrahlabscheidung (MBD), ALD, CVD, PECVD, eine Kombination davon oder dergleichen umfassen. In einigen Ausführungsformen kann die Bildung zu einer gleichmäßig abgeschiedenen/aufgebrachten Schicht führen, mit horizontalen Abschnitten und vertikalen (oder nicht horizontalen) Abschnitten aufweisend im Wesentlichen dieselbe Dicke, wobei zum Beispiel die vertikale Dicke der vertikalen Abschnitte der dielektrischen Gateschicht und die horizontale Dicke der horizontalen Abschnitte der dielektrischen Gateschicht einen Unterschied von weniger als 20 Prozent aufweisen. In einigen Ausführungsformen können die dielektrischen Gateschichten thermisch aufgebaut werden.
  • Als nächstes werden die Gateelektroden 128 über den dielektrischen Gateschichten aufgebracht und füllen die übrigen Abschnitte der Vertiefungen der Dummy-Gates aus. Die Gateelektroden 128 können aus einem metallischen Werkstoff, wie zum Beispiel TiN, TaN, TaC, TiC, TiO, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Kombinationen davon oder mehrschichtige Lagen davon, hergestellt werden. Nach dem Füllen der Gateelektroden kann ein Planarisierungsprozess, wie zum Beispiel CMP, ausgeführt werden, um die überschüssigen Abschnitte der dielektrischen Gateschichten und der Gateelektroden 128, welche über die obere Fläche des ILD hinausragen, zu entfernen. Die Gateelektroden 128 können eine Reihe aus einer oder mehreren gestapelten Schichten (nicht gezeigt) aufweisen. Die gestapelten Schichten können eine Diffusionsbarriereschicht und eine oder mehrere Austrittsarbeitsschichten über der Diffusionsbarriereschicht aufweisen. Die Diffusionsbarriereschicht kann aus Titannitrid (TiN) oder Thalliumnitrid gebildet sein. Die Austrittsarbeitsschicht(en) bestimmen die Austrittsarbeit des Gates und können mindestens eine Schicht, oder eine Mehrzahl von aus unterschiedlichen Materialien gebildeten Schichten aufweisen. Das spezielle Material der Austrittsarbeitsschicht kann im Einklang mit der Art des gebildeten Transistors 120 ausgewählt werden. Ist der Transistor 120 zum Beispiel vom Typ n, so kann die Austrittsarbeitsschicht eine AlTiC-Schicht aufweisen. Ist der Transistor 120 vom Typ p, so kann die Austrittsarbeitsschicht eine AlTiN- und/oder AlTiC-Schicht aufweisen. Nach dem Aufbringen der Austrittsarbeitsschicht(en) kann eine Barriereschicht (nicht gezeigt), die eine weitere TiN-Schicht sein kann, gebildet werden.
  • Nochmals Bezug nehmend auf 17, stellen λ1 , λ2 , λ3 und λ3 jeweils Nebensprech- oder Übersprecheffekte dar. λ1 kann zum Beispiel eine Kapazitätskopplung durch die Isolationsstruktur 110 bei einer TCD der Isolationsstruktur 110 umfassen. λ2 kann eine Kapazitätskopplung durch die Isolationsstruktur 110 bei einer BCD der Isolationsstruktur 110 umfassen. Während in einer Isolationsstruktur mit positiv geneigten Seitenwänden die Kapazitätskopplung in λ2 größer wäre, als die Kapazitätskopplung in λ1 , ist die Kapazitätskopplung in λ2 geringer als in λ1 , da die TCD der negativ geneigten Isolationsstruktur 110 kleiner ist, als die BCD der Isolationsstruktur. Somit kann durch erhöhte Kapazitätskopplung in einer typischen Isolationsstruktur hinzugefügtes Rauschen durch Verwendung einer negativ geneigten Isolationsstruktur 110 vermieden werden. Desgleichen können λ3 und λ4 eine Kapazitätskopplung durch die Isolierschicht 104 beziehungsweise durch das Substrat 102 umfassen.
  • λ1 , λ2 , λ3 und λ4 können jeweils einen resistiven Nebensprech- oder Übersprecheffekt umfassen, wobei niedrigere Widerstandsergebnisse einen größeren Verlusteffekt von einem Bauelement zu einem anderen Bauelement nach sich ziehen. Während in einer Isolationsstruktur mit positiv geneigten Seitenwänden der resistive Verlust größer wäre, als der resistive Verlust in λ1 , ist der resistive Verlust in λ2 geringer als in λ1 , da die TCD der negativ geneigten Isolationsstruktur 110 kleiner ist, als die BCD der Isolationsstruktur.
  • Bezugnehmend auf 18 ist eine perspektivische Ansicht des Bauelements von 17 im Einklang mit einigen Ausführungsformen dargestellt. Bauelemente, wie zum Beispiel Transistoren 120, werden in einer oberen Halbleiterschicht 106 gebildet und sind durch Isolationsstrukturen 110, welche negativ geneigte Seitenwände aufweisen, getrennt. Isolationsstrukturen 110 können ohne negativen Einfluss auf die Kanallänge oder andere Aspekte des Transistors 120 anstelle positiv geneigter Isolationsstrukturen verwendet werden. Somit wird eine wirksamere Isolationsstruktur erzielt. Da die TCD der Isolationsstruktur 110 dieselbe sein kann, wie die TCD einer typischerweise verwendeten Isolationsstruktur, kann eine Zunahme der Isolationsstärke bei denselben kritischen Abmessungen des aktiven Bauelements 120 erzielt werden. Die Isolationsstärke nimmt mit Zunahme der Tiefe in die Isolationsstruktur 110 zu.
  • Bezugnehmend auf die 19 und 20 stellen diese ein Bauelement in einer Zwischenphase seiner Bildung im Einklang mit einigen Ausführungsformen dar. Die Isolationsstrukturen 210 von 19 können im Einklang mit den Prozessen gebildet werden, die oben in Bezug auf 6 erörtert wurden.
  • Die entstehenden Bauelementbereiche 22 zwischen benachbarten Isolationsstrukturen 210 können umgekehrt zur Form der Isolationsstrukturen 210 verjüngt sein. Ein oberer Winkel γ2 des Bauelementbereichs 22, gemessen von einer oberen Fläche des Bauelementbereichs 22 zu einer Seitenwand des Bauelementbereichs 22, kann weniger als 90°, zum Beispiel zwischen ungefähr 65° und 90°, betragen. Ein unterer Winkel δ2 des Bauelementbereichs 22, gemessen von einer unteren Fläche des Bauelementbereichs 22 zu einer Seitenwand des Bauelementbereichs 22, kann mehr als 90°, zum Beispiel zwischen ungefähr 90° und 135°, betragen. Andere Winkel können verwendet werden. Eine Breite d8 des Bauelementbereichs 22 bei einer TCD des Bauelementbereichs 22 kann zwischen ungefähr 100 nm und 400 nm betragen. Eine Breite d9 des Bauelementbereichs bei einer BCD des Bauelementbereichs 22 kann zwischen ungefähr 65 nm und 300 nm betragen. Andere Abmessungen größer oder kleiner als diese können verwendet werden. Die TCD des Bauelementbereichs 22 ist größer als die BCD des Bauelementbereichs 22. Das Verhältnis von TCD zu BCD des Bauelementbereichs 22 kann zwischen ungefähr 1,05 und 1,5 betragen.
  • In der Folge können Bauelemente, wie zum Beispiel der Transistor 120, in den Bauelementbereichen 22 der oberen Halbleiterschicht 106 gebildet werden, wodurch Kanalbereiche 122 des Transistors 120 entstehen. Der Transistor 120 kann auf eine Weise und mit Materialien gebildet werden, die jenen gleichen, die oben in Bezug auf 17 erörtert wurden.
  • Ähnlich wie oben in Bezug auf 17 erörtert, stellen λ1 , λ2 , λ3 und λ4 von 19 jeweils Nebensprech- oder Übersprecheffekte in verschiedenen Bereichen der Isolationsstruktur 210 dar. λ1 weist Nebensprecheffekte, wie zum Beispiel Kapazitätskopplung und resistiven Verlust, an der TCD der Isolationsstruktur 210 auf. λ2 weist Nebensprecheffekte in einem mittleren Abschnitt der Isolationsstruktur 210 auf. λ3 weist Nebensprecheffekte bei einer BCD der Isolationsstruktur 210 auf. λ4 weist Nebensprecheffekte durch das Substrat 102 auf. Da die BCD der Isolationsstruktur 210 größer ist, als die TCD, verringern sich die Nebensprecheffekte mit der Tiefe in die Isolationsstruktur. Im Gegensatz dazu erhöhen sich in einer positiv geneigten Isolationsstruktur die Nebensprecheffekte, da sich die Isolationsstruktur verjüngt, wodurch der Bauelementbereich benachbarter Bauelemente näher aneinanderrückt.
  • Bezugnehmend auf 20 ist eine perspektivische Ansicht des Bauelements von 19 im Einklang mit einigen Ausführungsformen dargestellt. Bauelemente, wie zum Beispiel der Transistor 120, werden in einer oberen Halbleiterschicht 106 gebildet und sind durch Isolationsstrukturen 210, welche negativ geneigte Seitenwände aufweisen, getrennt. Isolationsstrukturen 210 können ohne negativen Einfluss auf die Kanallänge oder andere Aspekte des Transistors 120 anstelle positiv geneigter Isolationsstrukturen verwendet werden. Somit wird eine wirksamere Isolationsstruktur erzielt. Da die TCD der Isolationsstruktur 210 dieselbe sein kann, wie die TCD einer typischerweise verwendeten Isolationsstruktur, kann eine Zunahme der Isolationsstärke bei denselben kritischen Abmessungen des aktiven Bauelements 120 erzielt werden. Die Isolationsstärke nimmt mit Zunahme der Tiefe in die Isolationsstruktur 210 zu.
  • Bezugnehmend auf die 21 und 22 stellen die 21 und 22 ein Bauelement in einer Zwischenphase seiner Bildung im Einklang mit einigen Ausführungsformen dar. Die Isolationsstrukturen 310 von 21 können im Einklang mit den Prozessen gebildet werden, die oben in Bezug auf 7 erörtert wurden.
  • Die entstehenden Bauelementbereiche 22 zwischen benachbarten Isolationsstrukturen 210 können umgekehrt zur Form der Isolationsstrukturen 210 verjüngt sein. Ein oberer Winkel γ3 des Bauelementbereichs 22, gemessen von einer oberen Fläche des Bauelementbereichs 22 zu einer Seitenwand des Bauelementbereichs 22, kann weniger als 90°, zum Beispiel zwischen ungefähr 65° und 90°, betragen. Ein unterer Winkel δ3 des Bauelementbereichs 22, gemessen von einer unteren Fläche des Bauelementbereichs 22 zu einer Seitenwand des Bauelementbereichs 22, kann mehr als 90°, zum Beispiel zwischen ungefähr 90° und 135°, betragen. Andere Winkel können verwendet werden. Eine Breite d10 des Bauelementbereichs 22 bei einer TCD des Bauelementbereichs 22 kann zwischen ungefähr 100 nm und 400 nm betragen. Eine Breite d11 des Bauelementbereichs bei einer BCD des Bauelementbereichs 22 kann zwischen ungefähr 65 nm und 300 nm betragen. Andere Abmessungen größer oder kleiner als diese können verwendet werden. Die TCD des Bauelementbereichs 22 ist größer als die BCD des Bauelementbereichs 22. Das Verhältnis von TCD zu BCD des Bauelementbereichs 22 kann zwischen ungefähr 1,05 und 1,5 betragen.
  • In der Folge können Bauelemente, wie zum Beispiel der Transistor 120, im Bauelementbereich 22 der oberen Halbleiterschicht 106 gebildet werden, wodurch ein Kanalbereich 122 des Transistors 120 entsteht. Der Transistor 120 kann auf eine Weise und mit Materialien gebildet werden, die jenen gleichen, die oben in Bezug auf 17 erörtert wurden.
  • Ähnlich wie oben in Bezug auf 17 erörtert, stellen λ1 , λ2 , λ3 und λ4 von 21 jeweils Nebensprech- oder Übersprecheffekte in verschiedenen Bereichen der Isolationsstruktur 310 dar. λ1 weist Nebensprecheffekte, wie zum Beispiel Kapazitätskopplung und resistiven Verlust, an der TCD der Isolationsstruktur 310 auf. λ2 weist Nebensprecheffekte in einem mittleren Abschnitt der Isolationsstruktur 310 auf. λ3 weist Nebensprecheffekte bei einer BCD der Isolationsstruktur 310 auf. λ4 weist Nebensprecheffekte durch das Substrat 102 auf. Da die BCD der Isolationsstruktur 310 größer ist, als die TCD, verringern sich die Nebensprecheffekte mit der Tiefe in die Isolationsstruktur. Im Gegensatz dazu erhöhen sich in einer positiv geneigten Isolationsstruktur die Nebensprecheffekte, da sich die Isolationsstruktur verjüngt, wodurch der Bauelementbereich benachbarter Bauelemente näher aneinanderrückt. Des Weiteren können die Luftspalten 130 ferner Nebensprecheffekte hemmen, indem sie bewirken, dass sich die Länge eines resistiven Verlustpfads durch die Isolationsstruktur 310 unverhältnismäßig erhöht, wodurch der Widerstand erhöht und dementsprechend der Verlust verringert wird. Im Gegensatz dazu ist ein Luftspalt in einer positiv geneigten Isolationsstruktur schwierig zu erzielen, da die TCD der Isolationsstruktur größer als die BCD ist.
  • Bezugnehmend auf 22 ist eine perspektivische Ansicht des Bauelements von 21 im Einklang mit einigen Ausführungsformen dargestellt. Bauelemente, wie zum Beispiel der Transistor 120, werden in einer oberen Halbleiterschicht 106 gebildet und sind durch Isolationsstrukturen 310, welche negativ geneigte Seitenwände aufweisen, getrennt. Isolationsstrukturen 310 können ohne negativen Einfluss auf die Kanallänge oder andere Aspekte des Transistors 120 anstelle positiv geneigter Isolationsstrukturen verwendet werden. Somit wird eine wirksamere Isolationsstruktur erzielt. Da die TCD der Isolationsstruktur 310 dieselbe sein kann, wie die TCD einer typischerweise verwendeten Isolationsstruktur, kann eine Zunahme der Isolationsstärke bei denselben kritischen Abmessungen des aktiven Bauelements 120 erzielt werden. Die Isolationsstärke nimmt mit Zunahme der Tiefe in die Isolationsstruktur 310 zu.
  • 23 stellt eine Teilansicht von oben der Bauelemente der 17, 19 und 21 im Einklang mit einigen Ausführungsformen dar. Es versteht sich, dass die Ansicht von 23 Teil eines Wafers sein kann. Die Isolationsstruktur 110, 210, oder 310 umgibt die Bauelemente 120, welche die Source-/Drain-Bereiche 124, die Gate-Abstandselemente 126 und die Gateelektrode 128 aufweisen. Die Länge der Gräben 24 (siehe 3) oder der Gräben 44 (siehe 5) und die in der Folge darin gebildeten Isolationsstrukturen können basierend auf dem Entwurf des Transistors 120 oder anderer gebildeter Bauelemente variieren. Wie aus 23 ersichtlich, können sich die Isolationsstrukturen 110, 210 oder 310 rund um die Enden des Bauelementbereichs 22 fortsetzen. An den Enden der Bauelementbereiche 22 können die Isolationsstrukturen 110, 210 oder 310 negativ geneigte Seitenwände aufweisen. In einigen Ausführungsformen können die Isolationsstrukturen 110, 210 oder 310 jedoch im Wesentlichen gerade Seitenwände oder positiv geneigte Seitenwände an den Enden des Bauelementbereichs 22 aufweisen.
  • In einigen Ausführungsformen kann die kritische Abmessung (CD) der Bauelemente aufgrund der erhöhten Isolationskraft gegenüber traditionell gebildeten Isolierungsbereichen verringert sein. In einigen Ausführungsformen kann die kritische Abmessung der Bauelemente unter Verwendung der Isolationsstrukturen 110, 210 oder 310 dieselbe bleiben, wie die kritische Abmessung, die man in Bauelementen unter Verwendung traditionell gebildeter Isolierungsbereiche findet, wobei die Isolierung jedoch verbessert ist. In einigen Ausführungsformen kann die kritische Abmessung der Bauelemente unter Verwendung der Isolationsstrukturen 110, 210 oder 310 dieselbe bleiben, wie die kritische Abmessung, die man in Bauelementen unter Verwendung traditionell gebildeter Isolierungsbereiche findet. Da die Isolierung, die sich aus Verfahrensausführungsformen ergibt, jedoch stärker ist, können weniger teure Isoliermaterialien ausgewählt werden, um einen Isolierungseffekt in den Isolationsstrukturen 110, 210 oder 310 zu erzielen, der mit dem Isolierungseffekt vergleichbar ist, der in traditionell gebildeten Isolierungsbereichen, allerdings mit teureren Isoliermaterialien, erzielt wird. Mit anderen Worten können Ausführungsformen weniger teure Isoliermaterialien verwenden, um einen ähnlichen Isolierungseffekt zu erzielen, wie traditionell gebildete Isolierungsbereiche.
  • 24 stellt einen Teilquerschnitt eines Transistorbauelements 120 dar, welches negativ geneigte Isolationsstrukturen im Einklang mit einigen Ausführungsformen verwendet. Ein Kanal 122 wird aus der oberen Halbleiterschicht 106 gebildet. Die Isolationsstrukturen 110, 210 oder 310 sind an beiden Seiten des Bauelements geschaffen und erstrecken sich mindestens teilweise in eine Isolierschicht 104. Der Transistor 120 weist die Source-/Drain-Bereiche 124, die Source-/Drain-Silizidbereiche 125, die Gate-Abstandselemente 126, das Gatedielektrikum 129 und die Gateelektrode 128 auf. Ein ILD 140 ist über dem Transistor 120 gebildet. Kontakte (nicht gezeigt) können durch das ILD 140 gebildet werden, um die Gateelektrode 128 und die Source-/Drain-Silizidbereiche 125 anzuschließen.
  • Ein Textfeld ist bereitgestellt, welches die Schnittstelle zwischen den Isolationsstrukturen, den Source-/Drain-Bereichen und den Source-/Drain-Silizidbereichen vergrößert. Der Winkel α ist größer als 90°, was anzeigt, dass die Isolationsstruktur negativ geneigt ist. Beobachtungen von Testbauelementen in Übereinstimmung mit den hierin erörterten Ausführungsformen (aufweisend eine negativ geneigte Isolationsstruktur) haben eine verbesserte Isolierung gegenüber Bauelementen, welche keine negativ geneigte Isolationsstruktur aufweisen, gezeigt.
  • Ausführungsformen schaffen eine Möglichkeit zum Verbessern der Isolationsstärke einer Isolationsstruktur in einem Bauelement, ohne dass stärkere Isoliermaterialien gewählt werden müssen, welche größere Ausgaben bedeuten, oder ohne dass die kritische Abmessung des Bauelements vergrößert werden muss. In einigen Bauelementen, wie zum Beispiel in RF-Bauelementen, ist die Isolierung wichtiger, als in anderen. Ausführungsformen schaffen eine negativ geneigte Isolationsstruktur, die sich in der Breite aufweitet, je tiefer sie in eine obere Halbleiterschicht eines SOI-Sockels eindringt, wodurch die Isolationsstärke der Isolationsstruktur zunimmt, umso tiefer sie in das umgebende Material reicht.
  • Obwohl die Ausführungsformen in Bezug auf ein Halbleiterbauelement auf einem SOI-Substrat beschrieben worden sind, werden Fachleute erkennen, dass Aspekte dieser Offenbarung aufweisend einen negativ geneigten Isolierungsbereich auch in anderen Bauelementen und Substrattypen verwendet werden können.
  • Eine Ausführungsform ist ein Verfahren umfassend das Strukturieren einer Maske über einer Halbleiterschicht eines Substrats. Ein Graben wird durch die Maske geätzt, wobei der Graben eine obere Öffnung aufweisend eine erste Breite und einen Boden aufweisend eine zweite Breite aufweist, wobei die zweite Breite größer ist, als die erste Breite. Ein Isoliermaterial wird im Graben aufgebracht, wobei sich das Isoliermaterial von der ersten Breite zur zweiten Breite aufweitet.
  • Eine weitere Ausführungsform ist ein Verfahren umfassend das Ätzen eines ersten Grabens und eines zweiten Grabens in einem Halbleitersubstrat, wobei der erste Graben vom zweiten Graben durch einen ersten Bauelementbereich des Halbleitersubstrats getrennt ist. Ein Isoliermaterial wird im ersten Graben und im zweiten Graben aufgebracht, um eine erste Isolationsstruktur beziehungsweise eine zweite Isolationsstruktur zu bilden, wobei ein Winkel zwischen einer ersten Seitenwand der ersten Isolationsstruktur und einer oberen Fläche der ersten Isolationsstruktur größer als 90° ist.
  • Eine weitere Ausführungsform ist eine Struktur aufweisend eine Halbleitermaterialschicht, eine erste Isolationsstruktur, die in der Halbleitermaterialschicht eingebettet ist, und eine zweite Isolationsstruktur, die in der Halbleitermaterialschicht eingebettet ist, wobei die erste Isolationsstruktur und die zweite Isolationsstruktur jeweils eine obere Breite und eine untere Breite aufweisen, wobei die untere Breite größer ist, als die obere Breite. Die Struktur weist ferner einen Bauelementbereich auf, der zwischen der ersten Isolationsstruktur und der zweiten Isolationsstruktur angeordnet ist, wobei der Bauelementbereich ein darin gebildetes Bauelement aufweist.
  • Die vorstehende Beschreibung stellt Merkmale mehrerer Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute werden erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für die Entwicklung oder Modifizierung anderer Prozesse und Strukturen zum Ausführen derselben Aufgaben und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute werden ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren umfassend: Strukturieren einer Maske über einer Halbleiterschicht eines Substrats; Ätzen eines Grabens durch die Maske, wobei der Graben eine obere Öffnung aufweisend eine erste Breite und einen Boden aufweisend eine zweite Breite aufweist, wobei die zweite Breite größer ist, als die erste Breite; und Aufbringen eines Isoliermaterials im Graben, wobei sich das Isoliermaterial von der ersten Breite zur zweiten Breite aufweitet.
  2. Verfahren nach Anspruch 1, wobei der Graben eine Bodenfläche aufweist, die tiefer ist, als die Halbleiterschicht des Substrates.
  3. Verfahren nach Anspruch 2, wobei sich der Graben durch eine Isolierschicht, die unter der Halbleiterschicht liegt, erstreckt.
  4. Verfahren nach Anspruch 3, wobei sich der Graben tiefer in das Substrat erstreckt, als die Isolierschicht.
  5. Verfahren nach Anspruch 3 oder 4, wobei das Aufbringen des Isoliermaterials einen Luftspalt darin bildet.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei das Ätzen des Grabens umfasst: Ausführen einer erste Ätzung, wobei die erste Ätzung ein Trockenätzprozess ist; und Ausführen einer zweiten Ätzung, wobei die zweite Ätzung ein Nassätzprozess ist.
  7. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: nach dem Aufbringen des Isoliermaterials, Planarisieren einer oberen Fläche der Halbleiterschicht auf eine obere Fläche des Isoliermaterials.
  8. Verfahren nach Anspruch 7, ferner umfassend: Bilden einer Funkfrequenz- (RF) Vorrichtung in der Halbleiterschicht angrenzend an das Isoliermaterial, wobei die RF-Vorrichtung eine erste Schnittstelle mit dem Isoliermaterial aufweist.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei ein Winkel zwischen einer Seitenwand des Grabens und einer Bodenfläche des Grabens weniger als 90 Grad beträgt.
  10. Verfahren umfassend: Ätzen eines ersten Grabens und eines zweiten Grabens in einem Halbleitersubstrat, wobei der erste Graben vom zweiten Graben durch einen ersten Vorrichtungsbereich des Halbleitersubstrats getrennt ist; und Aufbringen eines Isoliermaterials im ersten Graben und im zweiten Graben zum Bilden einer ersten Isolationsstruktur beziehungsweise einer zweiten Isolationsstruktur, wobei ein Winkel zwischen einer ersten Seitenwand der ersten Isolationsstruktur und einer oberen Fläche der ersten Isolationsstruktur größer als 90° ist.
  11. Verfahren nach Anspruch 10, wobei das Ätzen umfasst: Ätzen des Halbleitersubstrats durch eine Trockenätztechnik; und nach dem Ätzen des Halbleitersubstrats durch die Trockenätztechnik, Ätzen des Halbleitersubstrats durch eine Nassätztechnik.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Halbleitersubstrat ein erstes Substrat, eine Isolierschicht über dem ersten Substrat und eine erste Halbleiterschicht über der Isolierschicht aufweist, um eine Silizium-auf-Isolator-Anordnung zu bilden, und wobei der erste Graben und der zweite Graben die erste Halbleiterschicht und die Isolierschicht des Halbleitersubstrats vollständig durchqueren.
  13. Verfahren nach Anspruch 12, wobei der erste Graben und der zweite Graben durch eine obere Fläche des ersten Substrats brechen.
  14. Verfahren nach einem der vorstehenden Ansprüche 10 bis 13, wobei ein Verhältnis einer Höhe der ersten Isolationsstruktur zu einer Breite einer oberen Fläche der ersten Isolationsstruktur zwischen 0,5 und 10 beträgt.
  15. Verfahren nach Anspruch 14, wobei das Verhältnis zwischen 4 und 10 beträgt.
  16. Verfahren nach Anspruch 15, wobei die erste Isolationsstruktur und die zweite Isolationsstruktur jeweils einen darin eingebetteten Luftspalt aufweisen.
  17. Struktur umfassend: eine Halbleitermaterialschicht; eine erste Isolationsstruktur eingebettet in die Halbleitermaterialschicht; eine zweite Isolationsstruktur eingebettet in die Halbleitermaterialschicht, wobei die erste Isolationsstruktur und die zweite Isolationsstruktur jeweils eine obere Breite und eine untere Breite aufweisen, wobei die untere Breite größer ist, als die obere Breite; und einen Vorrichtungsbereich, der zwischen der ersten Isolationsstruktur und der zweiten Isolationsstruktur angeordnet ist, wobei der Vorrichtungsbereich eine darin gebildete Vorrichtung aufweist.
  18. Struktur nach Anspruch 17, wobei sich die erste Isolationsstruktur unter der Halbleitermaterialschicht erstreckt.
  19. Struktur nach Anspruch 18, wobei sich die erste Isolationsstruktur durch eine Isolierschicht, die unter der Halbleitermaterialschicht liegt, erstreckt.
  20. Struktur nach Anspruch 19, ferner umfassend: einen in die erste Isolationsstruktur eingebetteten Luftspalt.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309433B2 (en) * 2020-03-18 2022-04-19 Winbond Electronics Corp. Non-volatile memory structure and manufacturing method thereof
TWI733412B (zh) * 2020-04-13 2021-07-11 華邦電子股份有限公司 具有氣隙之半導體元件及其製造方法
CN115841982A (zh) * 2021-08-12 2023-03-24 长鑫存储技术有限公司 浅槽隔离结构的制备方法、浅槽隔离结构和半导体结构
CN115172158A (zh) * 2022-07-12 2022-10-11 长鑫存储技术有限公司 半导体结构的制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
KR100328265B1 (ko) * 1999-06-02 2002-03-16 황인길 반도체 소자 분리를 위한 트렌치 제조 방법
JP2001057383A (ja) * 1999-06-07 2001-02-27 Toshiba Corp 半導体装置用素子分離絶縁膜、これを用いた半導体装置およびその製造方法
US6514805B2 (en) * 2001-06-30 2003-02-04 Intel Corporation Trench sidewall profile for device isolation
KR100529632B1 (ko) * 2003-10-01 2005-11-17 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR20050117330A (ko) * 2004-06-10 2005-12-14 삼성전자주식회사 반도체소자의 소자분리막 형성방법
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
JP5132928B2 (ja) 2006-12-25 2013-01-30 パナソニック株式会社 半導体装置
US8120094B2 (en) 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
JP5669251B2 (ja) * 2010-01-20 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5670669B2 (ja) 2010-08-30 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN102694007B (zh) * 2011-03-22 2014-11-19 中国科学院微电子研究所 半导体结构及其制造方法
US8525292B2 (en) 2011-04-17 2013-09-03 International Business Machines Corporation SOI device with DTI and STI
CN102751229B (zh) * 2011-04-20 2015-09-30 中国科学院微电子研究所 浅沟槽隔离结构、其制作方法及基于该结构的器件
US8445356B1 (en) * 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
US9000555B2 (en) 2012-08-21 2015-04-07 Stmicroelectronics, Inc. Electronic device including shallow trench isolation (STI) regions with bottom nitride liner and upper oxide liner and related methods
US9406710B2 (en) 2013-11-11 2016-08-02 United Microelectronics Corp. Semiconductor device and manufacturing method of the same
JP6097269B2 (ja) 2014-12-10 2017-03-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9887165B2 (en) * 2014-12-10 2018-02-06 Stmicroelectronics S.R.L. IC with insulating trench and related methods
US10546937B2 (en) * 2017-11-21 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for noise isolation in semiconductor devices
US10546770B2 (en) * 2018-05-02 2020-01-28 Varian Semiconductor Equipment Associates, Inc. Method and device isolation structure in finFET

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