CN110610896B - 负斜率隔离结构 - Google Patents

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Abstract

本发明实施例提供了一种半导体结构及其形成方法。在半导体衬底上形成负斜率隔离结构，以使器件彼此隔离。负斜率隔离结构的顶部临界尺寸小于底部临界尺寸。负斜率隔离结构可以穿透绝缘体上硅结构布置的绝缘层。本发明实施例涉及负斜率隔离结构。

Description

负斜率隔离结构
技术领域
本发明实施例涉及负斜率隔离结构。
背景技术
由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。在大多数情况下，这种集成密度的改进来自于最小部件尺寸的连续减小，这使得更多的组件集成到给定的区域。随着近来对更小的电子器件的需求增长，对半导体管芯的更小和更具创造性的封装技术的需求也已增长。
随着半导体技术密度的增加，电子组件之间不期望的串扰风险也增加。因此，越来越需要更具创造性的方法来避免相邻期间的噪声耦合以保持隔离，同时允许制造更小的器件。
发明内容
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：图案化衬底的半导体层上方的掩模；通过所述掩模蚀刻沟槽，其中，所述沟槽具有顶部开口和底部，所述顶部开口具有第一宽度，所述底部具有第二宽度，其中，所述第二宽度大于所述第一宽度；以及在所述沟槽中沉积绝缘材料，其中，所述绝缘材料从所述第一宽度扩展至所述第二宽度。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：在半导体衬底中蚀刻第一沟槽和第二沟槽，所述第一沟槽通过所述半导体衬底的第一器件区与所述第二沟槽分隔开；以及在所述第一沟槽和所述第二沟槽中沉积绝缘材料，以分别形成第一隔离结构和第二隔离结构，其中，所述第一隔离结构的第一侧壁与所述第一隔离结构的顶面之间的角度大于90度。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体材料层；第一隔离结构，嵌入在所述半导体材料层内；第二隔离结构，嵌入在所述半导体材料层内，其中，所述第一隔离结构和所述第二隔离结构的每个均具有顶部宽度和底部宽度，其中，所述底部宽度大于所述顶部宽度；以及器件区域，设置在所述第一隔离结构和所述第二隔离结构之间，其中，所述器件区域具有形成在其中的器件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图7示出了根据一些实施例的半导体器件的制造的中间步骤的截面图。
图8至图16示出了根据一些实施例的半导体器件的制造的中间步骤的截面图。
图17至图18示出了根据一些实施例的处于中间形成阶段的器件。
图19至图20示出了根据一些实施例的处于中间形成阶段的器件。
图21至图22示出了根据一些实施例的处于中间形成阶段的器件。
图23示出了根据一些实施例的图17、图19和图21的器件的局部自上而下视图。
图24示出了根据一些实施例的使用负斜率隔离结构的晶体管器件的局部截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
实施例提供了形成在半导体衬底的器件之间的负斜率隔离结构，诸如浅沟槽隔离。在形成有正斜率隔离结构的器件中，随着隔离结构在衬底中逐渐变细，相邻器件彼此更靠近。本实施例的负斜率隔离结构允许器件形成为更靠近在一起而不增加从一个器件至另一器件的耦合效应和泄漏，或允许器件以相同的临界尺寸形成，同时改进器件之间的隔离特性。本文描述的负斜率隔离结构的一种应用可以是射频(RF)器件。强隔离可能尤其是重要的RF器件应用，其中，器件对来自其它附近器件的闭式交流(也称为串扰)特别敏感。
图1至图7示出了根据一些实施例的半导体器件的处于制造的中间步骤的截面图。图1示出了衬底102。虽然下面描述的技术是根据绝缘体上硅(SOI)布置来完成的，但是本领域技术人员应该理解，这些技术可以应用于其它衬底布置，诸如块状半导体。
衬底102可以是半导体衬底或玻璃衬底。也可以使用诸如多层或梯度衬底的其它衬底。衬底102可以是诸如硅晶圆的晶圆。绝缘层104可以形成在衬底102上方并且可以例如为埋氧(BOX)层、氧化硅层等。在绝缘层104上方形成顶部半导体层106。顶部半导体层106可以是掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的。在一些实施例中，顶部半导体层106的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；它们的组合等。
在一些实施例中，顶部半导体层106的材料可以与衬底102的材料相同，而在其它实施例中，顶部半导体层106的材料可以与衬底102的材料不同。绝缘层104可以通过任何合适的方式形成。例如，绝缘层104可以形成为衬底102顶部上的单独的层，或可以通过氧化技术形成，氧化技术诸如通过氧的离子束注入以及随后的高温退火，或通过氧化半导体晶圆并且将氧化的晶圆接合至衬底102。
在一些实施例中，可以在顶部半导体层106中形成适当的阱(未示出)。在一些实施例中，在产生的器件是n型器件的情况下，阱是p阱。在一些实施例中，在产生的器件是p型器件的情况下，阱是n阱。在其它实施例中，p阱和n阱都形成在顶部半导体层106中。在一些实施例中，将p型杂质注入至顶部半导体层106中以形成p阱。p型杂质可以是硼、BF2等，可以以等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的浓度注入。在一些实施例中，将n型杂质注入至顶部半导体层106中以形成n阱。n型杂质可以是磷、砷等，并且可以以等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的浓度注入。在注入适当的杂质之后，可以对衬底实施退火以激活注入的p型和n型杂质。
图2示出了顶部半导体层106上方的掩模108的形成。掩模108用于随后的蚀刻步骤中以图案化顶部半导体层106(见图3)。在一些实施例中，掩模108可以包括一个或多个掩模层。例如，在一些实施例中，掩模108可以包括具有可光图案化的最顶层的三层或双层掩模。掩模层108的最底层可以是包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等的硬掩模层，并且可以使用诸如热氧化、热氮化、原子层沉积(ALD)、物理汽相沉积(PVD)、化学汽相沉积(CVD)、它们的组合等的任何合适的工艺形成。掩模108的最底层可以用于在随后的蚀刻步骤(见图3)中防止或最小化掩模108的最底层下面的顶部半导体层106的蚀刻。掩模108的最顶层可以包括光刻胶，并且在一些实施例中，可以用于图案化掩模108的最底层以用于随后的蚀刻步骤。掩模108的最顶层可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术图案化。在一些实施例中，掩模108可以包括额外的掩模层。
图案化掩模108以通过一个或多个图案化工艺16提供图案化掩模12和开口14。开口14对应于顶部半导体层106的其中将形成隔离结构的区。图案化掩模12保留为掩蔽顶部半导体层106免受将在顶部半导体层106中形成沟槽的蚀刻工艺。图案化工艺16可以包括光图案化工艺和蚀刻工艺的组合，这取决于掩模108的材料和层组成，如上面讨论的。例如，为了在掩模108的最顶部可光图案化层中形成开口，可以使用光图案化工艺。接下来，可以使用蚀刻工艺将最顶层中的开口的图案延伸至随后的层，同时使用最顶层作为掩模来保护随后的层的不应被蚀刻的部分。图案化工艺16可以选择为对被图案化的材料具有选择性，从而使得很少或没有过图案化发生。
现在参照图3，图3示出了顶部半导体层106中的器件区域22的形成。使用图案化掩模12(见图2)作为掩模来实施蚀刻工艺26，以将图案化掩模12的图案转印至下面的顶部半导体层106。延伸开口14(见图2)以产生沟槽24。蚀刻可以通过诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等的任何可接受的蚀刻工艺完成。蚀刻工艺可以是各向异性的。
在一些实施例中，蚀刻工艺26可以包括调整蚀刻以在顶部半导体层106中提供负斜率的沟槽24。在这样的实施例中，例如，蚀刻可以是干蚀刻，其参数被调整为实现负斜率沟槽24。例如，可以根据需要调整工艺气体、蚀刻时间、室压力、工艺气体的流速、温度、等离子体源功率和偏置功率的选择以提供产生具有比顶部尺寸(例如，下面讨论的d1)更大的底部尺寸(例如，下面讨论的d2)的沟槽的蚀刻结果。在一些实施例中，蚀刻工艺26可以包括介于约20秒至约60秒之间(诸如约35秒)的蚀刻时间、介于约3mTorr至约45mTorr之间(诸如约8mTorr)的压力、介于约20sccm和约800sccm之间(诸如约60sccm)的工艺气体的流速、介于约15℃和约65℃之间(诸如约30℃)的温度、介于约500瓦和约700瓦之间的源功率以及介于约100V和约500V之间(诸如约300V)的偏置功率(可以应用于相应蚀刻工具的卡盘)。这些仅包括示例性值和范围。可以无限制地使用其它值以实现特定的期望蚀刻轮廓。该值也将至少部分地基于所选的蚀刻剂。可以使用对顶部半导体层106的材料具有选择性的任何合适的蚀刻剂。例如，在一些实施例中，工艺气体可以包括基于氧、基于氮、基于氢、基于氟或基于氯的蚀刻剂或它们的组合。例如，这种工艺气体可以包括O2、N2、H2、CF4、NF3、NH3或Cl2中的一种或多种。可以使用其它合适的蚀刻剂气体。此外，可以使用其它工艺或混合气体。
在一些实施例中，蚀刻工艺26可以包括多个蚀刻工艺。例如，在一些实施例中，可以实施干蚀刻，以及随后的湿蚀刻。干蚀刻可以是与上面讨论的类似的调整蚀刻，或可以是各向异性蚀刻，或其它合适的蚀刻。蚀刻剂气体可以选自上述蚀刻剂气体的相同列表。湿蚀刻可以使用包括含氟物质和金属抑制剂的化学物质，诸如稀释的HF蚀刻。干蚀刻可以产生具有负斜率、基本垂直或正斜率的侧壁的沟槽。湿蚀刻可以使沟槽延长以产生负斜率的侧壁。
在一些实施例中，蚀刻工艺26可以产生延伸至绝缘层104中的沟槽24。在一些实施例中，沟槽24可以不延伸至绝缘层104中。在蚀刻工艺26期间，绝缘层104可以用作蚀刻停止并且随后的蚀刻可以通过去除绝缘体104的一些材料而穿过绝缘层104，使得沟槽24延伸至绝缘层104中。在一些实施例中，蚀刻工艺26可以在单个干蚀刻步骤中或在干蚀刻步骤以及随后的湿蚀刻步骤的组合中部分地蚀刻绝缘体104，这取决于所选择的工艺气体和蚀刻化学物质。在一些实施例中，沟槽24可以延伸至绝缘层104中约5nm至约60nm(诸如约30nm)的距离。
蚀刻工艺26产生具有负斜率侧壁的沟槽24。也就是说，沟槽24可以从底部至顶部逐渐变细，或相反地从顶部至底部扩展，从而使得沟槽24的开口在沟槽24的顶部处比在沟槽24的底部处更窄。在侧壁是负斜率的情况下，沟槽24的侧壁与沟槽24的底部水平表面的角度β1小于90°。相反地，沟槽的侧壁与横跨沟槽24的顶部的水平线的角度α1大于90°。例如，在一些实施例中，角度α1可以介于大于90°和135°之间，诸如约110°，并且角度β1可以介于约65°以上至小于90°之间，诸如约80°。
沟槽24在沟槽24的顶部处具有介于约80nm和500nm之间(诸如约220nm)的尺寸d1。在一些实施例中，尺寸d1可以大于500nm。沟槽24底部处的尺寸d2可以使得d1：d2的比率介于约0.6和0.95之间，诸如约0.85。可以使用其它尺寸。沟槽24的每个沟槽可以根据期望的布局单独形成和设计，从而使得一个沟槽可以具有与另一沟槽不同的尺寸。沟槽24也具有长度方向，其在下面参照图23示出。长度可以根据设计布局而变化很大。尺寸d1对应于沉积在沟槽24内的隔离结构的顶部临界尺寸(TCD)，并且尺寸d2对应于沉积在沟槽24内的隔离结构的底部临界尺寸(BCD)。由于沟槽24的负斜率侧壁。沟槽24的TCD小于沟槽24的BCD，与BCD小于TCD(诸如在典型的隔离结构中)相比，这可以在随后形成的隔离结构中提供更好的隔离。可选地，可以减小器件的TCD，同时保持由随后形成的隔离结构提供的相同或更好的有效隔离。例如，典型器件的BCD可以用作使用如本文讨论的负斜率侧壁的器件的TCD。
现在参照图4，图4示出了通过沉积工艺36在沟槽24中沉积绝缘材料以形成隔离结构110。绝缘材料可以是氧化物(诸如氧化硅)、氮化物(诸如氮化硅)等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转变为诸如氧化物的另一材料)、它们的组合等形成。也可以使用通过任何可接受的工艺形成的其它绝缘材料。
在一些实施例中，隔离结构110可以包括在用隔离结构110的绝缘材料填充沟槽24之前形成在沟槽24(见图3)的侧壁和底面上的共形衬垫(未示出)。在一些实施例中，衬垫可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如，硅)氮氧化物、它们的组合等。衬垫的形成可以包括任何合适的方法，诸如ALD、CVD、HDP-CVD、PVD、它们的组合等。在这样的实施例中，衬垫可以在随后的隔离结构110的退火期间防止(或至少减少)来自顶部半导体层106的器件区域22的半导体材料(例如，Si和/或Ge)扩散至周围的隔离结构110。在一些实施例中，在沉积隔离结构110的绝缘材料之后，可以对隔离结构110的绝缘材料实施退火工艺。
在一些实施例中，如图4中示出的，隔离结构110的顶面可以从顶部半导体层106突出，从而使得它们的顶面高于顶部半导体层106的器件区域22的顶面。在一些实施例中，诸如化学机械抛光(CMP)的平坦化工艺(例如，见图17)可以去除隔离结构110的任何过量的绝缘材料，从而使得隔离结构110的顶面和顶部半导体层106的器件区域22的顶面基本齐平(或共面)。
图5至图7示出了更深的沟槽和随后更高的隔离结构的形成。在与图5和图6一致的实施例中，形成完全穿过绝缘层104的隔离结构。在一些实施例中，隔离结构可以穿透至衬底102中。在与图5和图7一致的实施例中，形成与图6中的隔离结构类似的隔离结构，但是由于沟槽中的高高宽比以及TCD和BCD的差异，形成嵌入在隔离结构内的气隙，进一步改进了隔离特性。
参照图5，图5示出了进一步使沟槽24(见图3)凹进并且穿过绝缘层104并且进入衬底102的工艺。通过蚀刻工艺46进一步使沟槽24凹进以形成凹槽44。蚀刻工艺46可以包括使用衬底102作为蚀刻停止件的首先蚀刻绝缘层104的一个或多个蚀刻步骤。随后的蚀刻可以进一步使沟槽44凹进至衬底102中。在一些实施例中，沟槽44可以不延伸至衬底102中。在一些实施例中，可以在绝缘层104和衬底102之间提供单独的蚀刻停止(未示出)以帮助控制蚀刻工艺46。与蚀刻工艺26类似，蚀刻工艺46可以包括干蚀刻以及随后的湿蚀刻。在一些实施例中，可以组合蚀刻工艺26和46以实施蚀刻工艺26和蚀刻工艺46的干蚀刻，随后是蚀刻工艺26和蚀刻工艺46的湿蚀刻。在一些实施例中，可以省略蚀刻工艺26和蚀刻工艺46的湿蚀刻中的一个。
蚀刻工艺46产生具有负斜率侧壁的沟槽44。也就是说，沟槽44可以从底部至顶部逐渐变细或相反地从顶部至底部扩展，从而使得沟槽44的开口在沟槽44的顶部处比在沟槽44的底部处更窄。在侧壁是负斜率的情况下，沟槽24的侧壁与沟槽24的底部水平表面的角度β2小于90°。相反地，沟槽侧壁与横跨沟槽24的顶部的水平线的角度α2大于90°。例如，在一些实施例中，角度α2可以介于大于90°和135°之间，诸如约110°，并且角度β2可以介于约60°以上至小于90°之间，诸如约80°。
沟槽44在沟槽44的顶部处具有介于约80nm和500nm之间(诸如约220nm)的尺寸d3。在一些实施例中，尺寸d3可以大于500nm。沟槽44的底部处的尺寸d4可以使得d3:d4的比率介于约0.6和0.95之间，诸如约0.85。可以使用其它尺寸。沟槽44的每个沟槽可以根据期望的布局单独形成和设计，从而使得一个沟槽可以具有与另一沟槽不同的尺寸。沟槽44也具有长度方向，其在下面参照图23示出。尺寸d3对应于沉积在沟槽44内的隔离结构的TCD，并且尺寸d4对应于沉积在沟槽44内的隔离结构的BCD。由于沟槽44的负斜率侧壁，沟槽44的TCD小于沟槽44的BCD。
现在参照图6，图6示出了通过沉积工艺56在沟槽44(见图5)中沉积绝缘材料以形成隔离结构210。用于沉积隔离结构210的绝缘材料的材料和工艺可以与上面参照隔离结构110所讨论的那些类似，并且不再重复。
回参照图3和图5，如从沟槽的开口的顶部至沟槽的底部测量的沟槽24或沟槽44的深度可以介于约50nm和约500nm之间，诸如用于沟槽24的约100nm或用于沟槽44的300nm。在一些实施例中，沟槽24或沟槽44的深度与沟槽24的TCD或沟槽44的TCD的高宽比可以介于约0.5和10之间，诸如约2。
现在参照图7，图7示出了通过沉积工艺66在沟槽44(见图5)中沉积绝缘材料以形成隔离结构310。当沟槽44(见图5)的深度与沟槽44的TCD的高宽比大于4并且小于或等于约10时，可以在隔离结构310内形成气隙130。气隙130提供进一步的隔离强度并且进一步减小形成在相邻或附近的器件区域22中的器件之间的器件闭式交流。
气隙130可以具有以与隔离结构310的侧壁类似的方式扩展的形状，具有较窄的顶部和较宽的底部。取决于隔离结构310的绝缘材料的沉积工艺66将形成气隙130。例如，在一些实施例中，可以以共形的形式在沟槽44的底部和侧壁上以共形(在工艺变化内)的方式沉积绝缘材料，直至气隙130的顶部夹断以防止其在气隙130的空间内的进一步形成。产生的气隙130的形状可以具有弯曲或平坦的底部并且在气隙130的顶部范围处变尖。气隙130可以嵌入在隔离结构310内，从而使得气隙130的侧壁与隔离结构310和器件区域22之间的界面以及隔离结构310和器件区域22的下面的绝缘层104之间的界面基本等距。
气隙130可以具有介于沟槽44高度的约30％至约80％之间(诸如沟槽44的高度的约50％)的高度。气隙130可以具有介于沟槽44的BCD的约20％和80％之间的最大宽度W1(朝向气隙的底部)。在气隙130最宽的点处，从气隙130至隔离结构310的侧壁的最小距离d5可以介于该位置处的沟槽CD(或宽度)W2的约10％和约40％之间。这也可以理解为隔离结构310壁的绝缘材料的厚度。
如图7示出的，在一些实施例中，气隙130可以延伸至顶部半导体层106中或延伸至衬底102中。在一些实施例中，气隙130可以仅设置在绝缘层104中或可以仅设置在衬底102中或可以仅设置在绝缘层104和衬底102中，而不设置在顶部半导体层106中。
图8至图16示出了根据一些实施例的半导体器件的制造的中间步骤的截面图。图8至图16示出了形成具有负斜率侧壁的隔离结构以及具有非负(例如，正)斜率侧壁的隔离结构的实施例。
图8示出了图案化掩模12上方的三层掩模109的形成。三层掩模109包括底层109A、位于底层109A上方的中间层109B和位于中间层109B上方的顶层109C。在一些实施例中，底层109A可以包括诸如旋涂碳(SOC)材料等的有机材料，并且可以使用旋涂、CVD、ALD等形成。中间层109B可以包括无机材料，无机材料可以是氮化物(诸如SiN、TiN、TaN等)、氮氧化物(诸如SiON)、氧化物(诸如氧化硅)等，并且可以使用CVD、ALD等形成。顶层109C可以包括诸如光刻胶材料的有机材料，并且可以使用旋涂等形成。在一些实施例中，使用合适的光刻技术图案化三层掩模109的顶层109C以暴露中间层109B的部分，随后使用顶层109C作为掩模来蚀刻中间层109B的部分。
图9示出了三层掩模109的底层109A的部分的去除。中间层109B用作掩模以保护底层109A的不应被去除的其它部分。在底层109A的部分的去除时，可以消耗顶层109C。底层109A的部分的去除暴露了图案化掩模12和形成在其中的相应开口14的一部分。
图10示出了通过蚀刻工艺26蚀刻具有负斜率侧壁的沟槽24，诸如以上参照图3描述的，其不再重复。在蚀刻工艺26期间，底层109A保护顶部半导体层106的未被蚀刻的部分以形成沟槽。
现在参照图11，通过任何合适的技术去除底层109A，并且在图案化掩模12上方形成另一三层掩模111。三层掩模111与三层掩模109类似并且可以使用与以上参照三层掩模109描述的相同的工艺和材料形成，其不再重复。可以图案化三层掩模111的顶层111C以暴露中间层111B的部分，随后使用顶层111C作为掩模来蚀刻中间层111B的部分。
图12示出了三层掩模111的底层111A的部分的去除。中间层111B用作掩模以保护底层111A的不应被去除的其它部分。在底层111A的部分去除时，可以消耗顶层111C。底层111A的部分的去除暴露图案化掩模12和形成在其中的相应开口14的一部分。
现在参照图13，图13示出了通过蚀刻工艺27蚀刻具有非负(例如，正)斜率侧壁的沟槽25。蚀刻工艺27可以包括任何合适的蚀刻工艺，诸如使用合适的蚀刻剂的干或湿蚀刻，合适的蚀刻剂对顶部半导体层106的材料具有选择性。蚀刻工艺27可以包括多个蚀刻步骤。例如，第一蚀刻可以形成至绝缘层104的沟槽25，并且随后的蚀刻可以穿过绝缘层104以将沟槽25延伸至绝缘层104中。沟槽25可以延伸至绝缘层104中5nm至约60nm(诸如约30nm)的深度。在一些实施例中，沟槽25可以不延伸至绝缘层104中。将在沟槽25中形成具有非负(例如，正)斜率侧壁的隔离结构。
现在参照图14，图14示出了隔离结构110和隔离结构112的形成。使用任何合适的工艺去除三层掩模111。随后，可以通过沉积工艺在沟槽24和沟槽25(见图10和图13)中沉积绝缘材料，以形成隔离结构110和隔离结构112。用于沉积隔离结构110和隔离结构112的绝缘材料的材料和工艺可以与上面参照图4的隔离结构110所讨论的那些类似，并且不再重复。产生的隔离结构110具有负斜率侧壁，而产生的隔离结构112具有非负斜率侧壁(例如，正斜率侧壁)。通过这种方式，可以为一个晶圆上的不同器件形成不同类型的隔离结构。
图15和图16示出了图14的隔离结构110的形成的对应部分。图15示出了图14的对应部分，其中，图6的隔离结构210通过修改图8至图14中的工艺以进一步使沟槽凹进(诸如图5中示出的)形成。图16示出了图14的对应部分，其中，图7的隔离结构310通过修改图8至图14中的工艺以进一步使沟槽凹进(诸如图5中示出的)形成并且形成具有嵌入在其内的气隙的隔离结构。下面更详细地描述这些实施例。
图15示出了根据一些实施例的隔离结构210和隔离结构212。隔离结构210是负斜率隔离结构，诸如上面参照图6的隔离结构210讨论的。隔离结构212是非负斜率隔离结构，其可以通过上面参照图8至图14讨论的技术和参照图6讨论的技术的组合以进一步使沟槽44凹进穿过绝缘层104形成。类似地，可以修改蚀刻工艺27(见图13)以进一步使图13的沟槽25凹进穿过绝缘层104。在一些实施例中，沟槽可以进一步凹进以也穿过衬底102。
隔离结构210和212通过使用与上面参照图4讨论的那些类似的材料和工艺的沉积工艺沉积绝缘材料而形成在产生的沟槽中，并且不再重复。
图16示出了根据一些实施例的隔离结构310和隔离结构212。隔离结构310是负斜率隔离结构，诸如上面参照图7的隔离结构310讨论的。隔离结构310具有形成在其中的气隙130。隔离结构212是非负斜率隔离结构，其可以以与上面参照图15讨论的类似的方式形成。因为隔离结构212的TCD大于隔离结构212的BCD，所以在对应于隔离结构212的沟槽中不会形成气隙。然而，因为隔离结构310的TCD小于隔离结构310的BCD，所以可以在其中形成气隙130，诸如上面参照图7讨论的。
虽然以特定顺序描述了图8至图16中描述的工艺，但是技术人员将理解这些步骤可以以另一顺序实施。例如，参照图14，可以在用于隔离结构110的沟槽之前形成用于隔离结构112的沟槽。同样，在一些实施例中，隔离结构112和隔离结构110可以完全独立地形成，在隔离结构110或112完全形成的同时将相应的底层109A或111A留在适当位置。可以适当地使用其它顺序。
在一些实施例中，可以混合上面参照图1至图16描述的技术以实现不同深度和不同侧壁斜率的不同隔离结构。
图17至图18示出了根据一些实施例的处于形成的中间阶段的器件。可以根据上面参照图1至图5讨论的工艺形成图17的隔离结构110。
相邻隔离结构110之间的产生的器件区域22可以与隔离结构110的形状相反地逐渐变细。从器件区域22的顶面至器件区域22的侧壁测量的器件区域22的顶角γ1可以小于90°，诸如介于约65°和90°之间。从器件区域22的底面至器件区域22的侧壁测量的器件区域22的底角δ1可以大于90°，诸如介于约90°和135°之间。可以使用其它角度。器件区域22的TCD处的器件区域22的宽度d6可以介于约100nm和400nm之间。器件区域22的BCD处的器件区域的宽度d7可以介于约65nm和300nm之间。可以使用大于或小于这些的其它尺寸。器件区域22的TCD大于器件区域22的BCD。器件区域22的TCD与BCD的比率可以介于约1.05和1.5之间。
在隔离结构110的形成之后，可以在器件区域22(见图5)中形成器件。例如，可以形成晶体管120以在器件区域22中产生沟道区域122。可以使用合适的技术形成源极/漏极区域124和包括栅电极128和栅极间隔件126的栅极结构。
在一些实施例中，可以形成伪栅极，并且随后用替换栅极替换伪栅极。例如，可以通过沉积伪栅极介电层和伪栅电极层来形成伪栅极。可以图案化栅极介电层和伪栅电极层以形成伪栅极结构。可以在伪栅极结构上方沉积间隔件层并且各向异性地蚀刻间隔件层以留下间隔件层的垂直部分，从而产生栅极间隔件126。
可以通过使用伪栅极以限定注入区域来形成源极/漏极区域124，其中，可以注入p型或n型掺杂剂，这取决于器件的类型。在一些实施例中，可以在伪栅极旁边蚀刻凹槽，并且在其中外延生长掺杂或未掺杂的源极/漏极区域124。
在使用伪栅极的实施例中，可以实施替换栅极工艺以用永久栅极(诸如金属栅极)替换伪栅极。在伪栅极上方和源极/漏极区域124上方沉积蚀刻停止层(未示出)和层间电介质(ILD)(未示出)。在一些实施例中，ILD可以是由可流动CVD形成的可流动膜。在一些实施例中，ILD可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，或可以通过诸如CVD、PECVD、它们的组合等的任何合适的沉积方法沉积。在一些实施例中，蚀刻停止层用作停止层，同时图案化ILD以形成用于随后形成的接触件的开口。因此，可以选择用于蚀刻停止层的材料，从而使得蚀刻停止层的材料具有比ILD的材料更低的蚀刻速率。
可以实施诸如CMP的平坦化工艺以使ILD的顶面与伪栅极的顶面齐平，从而暴露伪栅极。在伪栅极中执行凹进，去除伪栅电极和可选的伪栅极电介质，从而暴露下面的沟道区域。
在伪栅极中制成的凹槽中形成栅极介电层(见图24的栅极电介质129)和栅电极128。在一些实施例中，栅极介电层包括氧化硅、氮化硅或它们的多层。在其它实施例中，栅极介电层包括高k介电材料，并且在这些实施例中，栅极介电层可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐或它们的组合。栅极介电层的形成方法可以包括分子束沉积(MBD)、ALD、CVD、PECVD、它们的组合等。在一些实施例中，该形成可以使得共形沉积层的水平部分和垂直(或非水平)部分具有基本相同的厚度，例如，栅极介电层的垂直部分的垂直厚度和栅极介电层的水平部分的水平厚度具有小于20％的差异。在一些实施例中，栅极介电层可以是热生长的。
接下来，栅电极128沉积在栅极介电层上方并且填充伪栅极的凹槽的剩余部分。栅电极128可以由诸如TiN、TaN、TaC、TiC、TiO、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、它们的组合或它们的多层的含金属材料制成。在栅电极的填充之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层和栅电极128的过量部分，该过量部分位于ILD的顶面上方。栅电极128可以包括一系列的一个或多个堆叠层(未示出)。堆叠层可以包括扩散阻挡层和位于扩散阻挡层上方的一个或多个功函层。扩散阻挡层可以由氮化钛(TiN)或氮化铊形成。功函层确定栅极的功函数，并且可以包括至少一层，或由不同材料形成的多个层。可以根据待形成的晶体管120的类型选择功函层的具体材料。例如，当晶体管120是n型时，功函层可以包括AlTiC层。当晶体管120是p型时，功函层可以包括AlTiN和/或AlTiC层。在功函层的沉积之后，可以形成阻挡层(未示出)，其可以是另一TiN层。
再次参照图17，λ1、λ2、λ3和λ4的每个均表示闭式交流或串扰效应。例如，λ1可以包括在隔离结构110的TCD处穿过隔离结构110的电容耦合。λ2可以包括在隔离结构110的BCD处穿过隔离结构110的电容耦合。而在具有正斜率侧壁的隔离结构中，λ2中的电容耦合将大于λ1中的电容耦合，因为负斜率隔离结构110的TCD小于隔离结构的BCD，所以λ2中的电容耦合低于λ1中的电容耦合。因此，通过使用负斜率隔离结构110可以避免通过在典型隔离结构中增加的电容耦合而增加噪声。类似地，λ3和λ4可以包括分别穿过绝缘层104和衬底102的电容耦合。
λ1、λ2、λ3和λ4的每个也可以包括闭式交流或串扰效应的电阻方面，其中较低的电阻产生从一个器件至另一器件的较大泄漏效应。而在具有正斜率侧壁的隔离结构中，λ2中的电阻泄漏将大于λ1中的电阻泄漏，因为负斜率隔离结构110的TCD小于隔离结构的BCD，所以λ2中的电阻泄漏低于λ1中的电阻泄漏。
参照图18，示出了根据一些实施例的图17的器件的立体图。诸如晶体管120的器件形成在顶部半导体层106中并且通过具有负斜率侧壁的隔离结构110分隔开。可以使用隔离结构110代替正斜率隔离结构，而不会对沟道长度或晶体管120的其它方面产生负面影响。因此，实现了更有效的隔离结构。因为隔离结构110的TCD可以与通常使用的隔离结构的TCD相同，所以可以在有源器件120的相同临界尺寸中实现隔离强度的增益。隔离强度随着进入隔离结构110的深度的增加而增加。
参照图19和图20，图19和图20示出了根据一些实施例的处于形成的中间阶段的器件。可以根据上面参照图6讨论的工艺形成图19的隔离结构210。
相邻隔离结构210之间的产生的器件区域22可以与隔离结构210的形状相反地逐渐变细。从器件区域22的顶面至器件区域22的侧壁测量的器件区域22的顶角γ2可以小于90°，诸如介于约65°和90°之间。从器件区域22的底面至器件区域22的侧壁测量的器件区域22的底角δ2可以大于90°，诸如介于约90°和135°之间。可以使用其它角度。器件区域22的TCD处的器件区域22的宽度d8可以介于约100nm和400nm之间。器件区域22的BCD处的器件区域的宽度d9可以介于约65nm和300nm之间。可以使用大于或小于这些的其它尺寸。器件区域22的TCD大于器件区域22的BCD。器件区域22的TCD与BCD的比率可以介于约1.05和1.5之间。
随后，诸如晶体管120的器件可以形成在顶部半导体层106的器件区域22中，从而产生晶体管120的沟道区域122。晶体管120可以以与上面参照图17讨论的那些类似的方式和材料形成。
与以上参照图17讨论的类似，λ1、λ2、λ3和λ4的每个均表示隔离结构210的不同区处的闭式交流或串扰效应。λ1包括隔离结构210的TCD处的诸如电容耦合和电阻泄漏的闭式交流效应。λ2包括隔离结构210的中间部分处的闭式交流效应。λ3包括隔离结构210的BCD处的闭式交流效应。λ4包括穿过衬底102的闭式交流效应。因为隔离结构210的BCD大于TCD，所以闭式交流效应随着进入隔离结构的深度而减小。相反地，在正斜率隔离结构中，随着隔离结构逐渐变细，使得相邻器件的器件区变得彼此更靠近，闭式交流效应增加。
参照图20，示出了根据一些实施例的图19的器件的立体图。诸如晶体管120的器件形成在顶部半导体层106中并且通过具有负斜率侧壁的隔离结构210分隔开。可以使用隔离结构210代替正斜率隔离结构，而不会对晶体管120的沟道长度或其它方面产生负面影响。因此，实现了更有效的隔离结构。因为隔离结构210的TCD可以与通常使用的隔离结构的TCD相同，所以可以在有源器件120的相同临界尺寸中实现隔离强度的增益。隔离强度随着进入隔离结构210的深度的增加而增加。
参照图21和图22，图21和图22示出了根据一些实施例的处于形成的中间阶段的器件。可以根据上面参照图7讨论的工艺形成图21的隔离结构310。
相邻隔离结构210之间的产生的器件区域22可以与隔离结构210的形状相反地逐渐变细。从器件区域22的顶面至器件区域22的侧壁测量的器件区域22的顶角γ3可以小于90°，诸如介于约65°和90°之间。从器件区域22的底面至器件区域22的侧壁测量的器件区域22的底角δ3可以大于90°，诸如介于约90°和135°之间。可以使用其它角度。器件区域22的TCD处的器件区域22的宽度d10可以介于约100nm和400nm之间。器件区域22的BCD处的器件区域的宽度d11可以介于约65nm和300nm之间。可以使用大于或小于这些的其它尺寸。器件区域22的TCD大于器件区域22的BCD。器件区域22的TCD与BCD的比率可以介于约1.05和1.5之间。
随后，诸如晶体管120的器件可以形成在顶部半导体层106的器件区域22中，从而产生晶体管120的沟道区域122。晶体管120可以以与上面参照图17讨论的那些类似的方式和材料形成。
与以上参照图17讨论的类似，λ1、λ2、λ3和λ4的每个均表示隔离结构310的不同区处的闭式交流或串扰效应。λ1包括隔离结构310的TCD处的诸如电容耦合和电阻泄漏的闭式交流效应。λ2包括隔离结构310的中间部分处的闭式交流效应。λ3包括隔离结构310的BCD处的闭式交流效应。λ4包括穿过衬底102的闭式交流效应。因为隔离结构310的BCD大于TCD，所以闭式交流效应随着进入隔离结构的深度而减小。相反地，在正斜率隔离结构中，随着隔离结构逐渐变细，使得相邻器件的器件区变得彼此更靠近，闭式交流效应增加。此外，气隙130进一步抑制了闭式交流效应，使得穿过隔离结构310的电阻泄漏路径的长度不成比例地增加，从而增加了电阻并且相应地减少了泄漏。相反地，在正斜率隔离结构中，由于隔离结构的TCD大于BCD，因此难以实现气隙。
参照图22，示出了根据一些实施例的图21的器件的立体图。诸如晶体管120的器件形成在顶部半导体层106中并且通过具有负斜率侧壁的隔离结构310分隔开。可以使用隔离结构310代替正斜率隔离结构，而不会对晶体管120的沟道长度或其它方面产生负面影响。因此，实现了更有效的隔离结构。因为隔离结构310的TCD可以与通常使用的隔离结构的TCD相同，所以可以在有源器件120的相同临界尺寸中实现隔离强度的增益。隔离强度随着进入隔离结构310的深度的增加而增加。
图23示出了根据一些实施例的图17、图19和图21的器件的局部自顶向下视图。应该理解，图23的视图可以是晶圆的一部分。隔离结构110、210或310围绕器件120，器件120包括源极/漏极区域124、栅极间隔件126和栅电极128。沟槽24(见图3)或沟槽44(见图5)的长度和形成在其中的随后形成的隔离结构可以基于晶体管120或其它形成的器件的设计而变化。如图23所示，隔离结构110、210或310可以围绕器件区域22的端部继续。在器件区域22的端部处，隔离结构110、210或310可以具有负斜率侧壁。然而，在一些实施例中，隔离结构110、210或310可以在器件区域22的端部处具有基本直的侧壁或正斜率侧壁。
在一些实施例中，由于相对于传统形成的隔离区域的增加的隔离强度，可以减小器件的临界尺寸。在一些实施例中，使用隔离结构110、210或310的器件的临界尺寸可以保持与使用传统形成的隔离区域的器件中发现的临界尺寸相同，但是改进了隔离。在一些实施例中，使用隔离结构110、210或310的器件的临界尺寸可以保持与使用传统形成的隔离区域的器件中发现的临界尺寸相同。然而，因为由工艺实施例产生的隔离更大，所以可以选择成本更低的绝缘材料以在隔离结构110、210或310中实现与在传统形成的隔离区域中实现的隔离效果(但是利用更昂贵的绝缘材料)相当的隔离效果。换句话说，实施例可以使用成本较低的绝缘材料，同时实现与传统形成的隔离区域类似的隔离效果。
图24示出了根据一些实施例的使用负斜率隔离结构的晶体管器件120的局部截面图。沟道122由顶部半导体层106形成。隔离结构110、210或310设置在器件的两侧上并且至少部分地延伸至绝缘层104中。晶体管120包括源极/漏极区域124、源极/漏极硅化物区域125、栅极间隔件126、栅极电介质129和栅电极128。在晶体管120上方形成ILD 140。可以形成穿过ILD 140的接触件(未示出)以接触栅电极128和源极/漏极硅化物区域125。
提供了放大了隔离结构、源极/漏极区域和源极/漏极硅化物区域之间的界面的调出(call out)。角度α大于90°，表示隔离结构是负斜率的。与本文讨论的实施例(具有负斜率隔离结构)一致的测试器件的观察结果已经显示出超越不具有负斜率隔离结构的器件的改进的隔离。
实施例提供了一种改进器件中的隔离结构的隔离强度的方法，而不必以更高的成本选择更强的隔离材料或不必增加器件的临界尺寸。在某些器件中，隔离比诸如具有RF器件的其它器件更重要。实施例提供了负斜率隔离结构，其在穿透至SOI基底的顶部半导体层中越深时扩展越宽，从而随着隔离结构更深地进入周围材料而增加隔离结构的隔离强度。
虽然已经根据SOI衬底上的半导体器件描述了实施例，但是本领域技术人员应该理解，本公开的包括负斜率隔离区域的各个方面可以用于其它器件和衬底类型中。
一个实施例是方法，该方法包括图案化衬底的半导体层上方的掩模。通过掩模蚀刻沟槽，其中，沟槽具有顶部开口和底部，顶部开口具有第一宽度，底部具有第二宽度，其中，第二宽度大于第一宽度。在沟槽中沉积绝缘材料，其中，绝缘材料从第一宽度扩展至第二宽度。
另一实施例是方法，该方法包括在半导体衬底中蚀刻第一沟槽和第二沟槽，第一沟槽通过半导体衬底的第一器件区与第二沟槽分隔开。在第一沟槽和第二沟槽中沉积绝缘材料，以分别形成第一隔离结构和第二隔离结构，其中，第一隔离结构的第一侧壁与第一隔离结构的顶面之间的角度大于90°。
另一实施例是结构，该结构包括半导体材料层、嵌入在半导体材料层内的第一隔离结构以及嵌入在半导体材料层内的第二隔离结构，其中，第一隔离结构和第二隔离结构的每个均具有顶部宽度和底部宽度，其中，底部宽度大于顶部宽度。该结构还包括设置在第一隔离结构和第二隔离结构之间的器件区域，其中，器件区域具有形成在其中的器件。
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：图案化衬底的半导体层上方的掩模；通过所述掩模蚀刻沟槽，其中，所述沟槽具有顶部开口和底部，所述顶部开口具有第一宽度，所述底部具有第二宽度，其中，所述第二宽度大于所述第一宽度；以及在所述沟槽中沉积绝缘材料，其中，所述绝缘材料从所述第一宽度扩展至所述第二宽度。
在上述方法中，所述沟槽具有比所述衬底的半导体层更深的底面。
在上述方法中，所述沟槽延伸穿过所述半导体层下面的绝缘层。
在上述方法中，相比于绝缘层，所述沟槽更深地延伸至所述衬底中。
在上述方法中，沉积所述绝缘材料在所述绝缘材料中形成气隙。
在上述方法中，蚀刻所述沟槽包括：实施第一蚀刻，所述第一蚀刻是干蚀刻工艺；以及实施第二蚀刻，所述第二蚀刻是湿蚀刻工艺。
在上述方法中，还包括：在沉积所述绝缘材料之后，利用所述绝缘材料的顶面平坦化所述半导体层的顶面。
在上述方法中，还包括：在与所述绝缘材料相邻的所述半导体层中形成射频(RF)器件，其中，所述射频器件与所述绝缘材料具有第一界面。
在上述方法中，所述沟槽的侧壁和所述沟槽的底面之间的角度小于90度。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：在半导体衬底中蚀刻第一沟槽和第二沟槽，所述第一沟槽通过所述半导体衬底的第一器件区与所述第二沟槽分隔开；以及在所述第一沟槽和所述第二沟槽中沉积绝缘材料，以分别形成第一隔离结构和第二隔离结构，其中，所述第一隔离结构的第一侧壁与所述第一隔离结构的顶面之间的角度大于90度。
在上述方法中，所述蚀刻包括：通过干蚀刻技术蚀刻所述半导体衬底；以及在通过所述干蚀刻技术蚀刻所述半导体衬底之后，通过湿蚀刻技术蚀刻所述半导体衬底。
在上述方法中，所述半导体衬底包括第一衬底、位于所述第一衬底上方的绝缘层以及位于所述绝缘层上方的第一半导体层以形成绝缘体上硅布置，并且其中，所述第一沟槽和所述第二沟槽完全横越所述半导体衬底的所述第一半导体层和所述绝缘层。
在上述方法中，所述第一沟槽和所述第二沟槽穿过所述第一衬底的顶面。
在上述方法中，所述第一隔离结构的高度与所述第一隔离结构的顶面的宽度的比率介于0.5和10之间。
在上述方法中，所述比率介于4和10之间。
在上述方法中，所述第一隔离结构和所述第二隔离结构的每个均具有嵌入在其中的气隙。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体材料层；第一隔离结构，嵌入在所述半导体材料层内；第二隔离结构，嵌入在所述半导体材料层内，其中，所述第一隔离结构和所述第二隔离结构的每个均具有顶部宽度和底部宽度，其中，所述底部宽度大于所述顶部宽度；以及器件区域，设置在所述第一隔离结构和所述第二隔离结构之间，其中，所述器件区域具有形成在其中的器件。
在上述半导体结构中，所述第一隔离结构延伸在所述半导体材料层之下。
在上述半导体结构中，所述第一隔离结构延伸穿过所述半导体材料层下面的绝缘层。
在上述半导体结构中，还包括：
气隙，嵌入在所述第一隔离结构内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体结构的方法，包括：
图案化衬底的半导体层上方的掩模；
通过所述掩模蚀刻沟槽，所述沟槽延伸到所述半导体层下面的绝缘层中，其中，所述沟槽具有顶部开口和底部，所述沟槽的侧壁从所述沟槽的所述顶部开口到所述沟槽的所述底部向外向下倾斜，所述顶部开口具有第一宽度，所述底部具有第二宽度，其中，所述第二宽度大于所述第一宽度；以及
在所述沟槽中沉积绝缘材料以形成隔离结构，其中，所述绝缘材料从所述第一宽度扩展至所述第二宽度，
所述半导体层的半导体材料与所述隔离结构具有第一界面，与所述第一界面邻接的所述隔离结构的顶表面的宽度，分别小于所述隔离结构在所述半导体层中的宽度以及在所述绝缘层中的宽度。
2.根据权利要求1所述的方法，其中，所述倾斜的斜率为单一斜率。
3.根据权利要求2所述的方法，其中，所述沟槽延伸穿过所述半导体层下面的绝缘层。
4.根据权利要求3所述的方法，其中，相比于绝缘层，所述沟槽更深地延伸至所述衬底中。
5.根据权利要求3所述的方法，其中，沉积所述绝缘材料在所述绝缘材料中形成气隙。
6.根据权利要求1所述的方法，其中，蚀刻所述沟槽包括：
实施第一蚀刻，所述第一蚀刻是干蚀刻工艺；以及
实施第二蚀刻，所述第二蚀刻是湿蚀刻工艺。
7.根据权利要求1所述的方法，还包括：
在沉积所述绝缘材料之后，利用所述绝缘材料的顶面平坦化所述半导体层的顶面。
8.根据权利要求7所述的方法，还包括：
在与所述绝缘材料相邻的所述半导体层中形成射频(RF)器件，其中，所述射频器件与所述绝缘材料具有第一界面。
9.根据权利要求1所述的方法，其中，所述沟槽的侧壁和所述沟槽的底面之间的角度小于90度。
10.一种形成半导体结构的方法，包括：
在半导体衬底中蚀刻第一沟槽和第二沟槽，所述第一沟槽通过所述半导体衬底的第一器件区与所述第二沟槽分隔开，所述第一沟槽的顶部具有第一宽度，所述第一沟槽的底部具有第二宽度，所述第一宽度与所述第二宽的比率在0.6到0.95之间；
在所述半导体衬底中蚀刻第三沟槽，所述第三沟槽的顶部具有第三宽度，所述第三沟槽的底部具有第四宽度，所述第三宽度大于所述第四宽度，所述第一宽度、所述第二宽度、所述第三宽度、所述第四宽度的每个在所述半导体衬底的同一横截面中测量；以及
在所述第一沟槽、所述第二沟槽和所述第三沟槽中沉积绝缘材料，以分别形成第一隔离结构、第二隔离结构和第三隔离结构，其中，所述第一隔离结构的第一侧壁与所述第一隔离结构的顶面之间的角度大于90度。
11.根据权利要求10所述的方法，其中，所述第一隔离结构的第一侧壁与所述第一隔离结构的顶面之间的角度介于90°和135°之间，
其中，所述蚀刻包括：
实施第一蚀刻，所述第一蚀刻是干蚀刻工艺，干蚀刻产生具有第一负斜率、基本垂直或正斜率的侧壁的初始沟槽；以及
实施第二蚀刻，所述第二蚀刻是湿蚀刻工艺，湿蚀刻使所述初始沟槽延长以产生第二负斜率的侧壁。
12.根据权利要求10所述的方法，其中，所述半导体衬底包括第一衬底、位于所述第一衬底上方的绝缘层以及位于所述绝缘层上方的第一半导体层以形成绝缘体上硅布置，并且其中，所述第一沟槽和所述第二沟槽完全横越所述半导体衬底的所述第一半导体层和所述绝缘层。
13.根据权利要求12所述的方法，其中，所述第一沟槽和所述第二沟槽穿过所述第一衬底的顶面。
14.根据权利要求10所述的方法，其中，所述第一隔离结构的高度与所述第一隔离结构的顶面的宽度的比率介于0.5和10之间。
15.根据权利要求14所述的方法，其中，所述比率介于4和10之间。
16.根据权利要求15所述的方法，其中，所述第一隔离结构和所述第二隔离结构的每个均具有嵌入在其中的气隙。
17.一种半导体结构，包括：
半导体材料层；
第一隔离结构，嵌入在所述半导体材料层内；
第二隔离结构，嵌入在所述半导体材料层内，
其中，所述第一隔离结构和所述第二隔离结构的每个均具有顶部宽度和底部宽度，其中，所述底部宽度大于所述顶部宽度；
第三隔离结构，嵌入在所述半导体材料层内，所述第三隔离结构具有顶部宽度和底部宽度，其中所述第三隔离结构的顶部宽度大于所述第三隔离结构的底部宽度；以及
器件区域，设置在所述第一隔离结构和所述第二隔离结构之间，其中，所述器件区域具有形成在其中的器件。
18.根据权利要求17所述的半导体结构，其中，所述第一隔离结构延伸在所述半导体材料层之下。
19.根据权利要求18所述的半导体结构，其中，所述第一隔离结构延伸穿过所述半导体材料层下面的绝缘层。
20.根据权利要求19所述的半导体结构，其中，还包括：气隙，嵌入所述第一隔离结构内，所述气隙具有介于所述第一隔离结构的底部宽度的20％和80％之间的最大宽度。
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