KR20230069785A - 소스/드레인 콘택 형성에서의 듀얼 다마신 구조물 - Google Patents

소스/드레인 콘택 형성에서의 듀얼 다마신 구조물 Download PDF

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KR20230069785A
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시엔-한 첸
시-유 창
치엔-치 치우
후앙-밍 첸
주-호릉 시에
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 형성하는 단계, 상기 소스/드레인 영역 위에 그리고 이에 전기적으로 접속하는 소스/드레인 콘택 플러그를 형성하는 단계, 상기 소스/드레인 콘택 플러그 위에 제1 층간 유전체를 형성하는 단계, 상기 제1 층간 유전체 위에 에칭 정지 층을 형성하는 단계, 제1 비아 개구부를 형성하도록 상기 에칭 정지 층을 에칭하는 단계, 상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계, 상기 제2 층간 유전체가 트렌치를 형성하도록 에칭되고 상기 에칭 정지 층에서의 상기 제1 비아 개구부가 상기 제1 층간 유전체 안으로 연장되어 상기 소스/드레인 콘택 플러그를 노출시키도록, 에칭 프로세스를 수행하는 단계, 및 각각 금속 라인 및 비아를 형성하도록 공통 프로세스에서 상기 트렌치 및 상기 제1 비아 개구부를 채우는 단계를 포함한다.

Description

소스/드레인 콘택 형성에서의 듀얼 다마신 구조물 {DUAL DAMASCENE STRUCTURE IN FORMING SOURCE/DRAIN CONTACTS}
우선권 주장 및 상호참조
본 출원은, 2021년 11월 12일 출원되어 발명의 명칭이 “M0-VD Dual-Damascene Design to Lower the Resistance of Device by VD on ESL (VOE) Approach”인 미국 가특허 출원 번호 제63/278,572호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
금속 산화물 반도체(MOS; Metal-Oxide-Semiconductor) 디바이스는 집적 회로에서의 기본 구성 요소이다. MOS 디바이스의 최근 개발은 대체 게이트를 형성하는 것을 포함하며, 이는 하이-k 게이트 유전체 및 하이-k 게이트 유전체 위의 금속 게이트 전극을 포함한다. 대체 게이트의 형성은 통상적으로, 하이-k 게이트 유전체 층 및 하이-k 게이트 유전체 층 위의 금속 층을 퇴적하고, 그 다음 하이-k 게이트 유전체 층 및 금속 층의 과도한 부분을 제거하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish)를 수행하는 것을 수반한다. 금속 층의 남은 부분은 금속 게이트를 형성한다. 금속 게이트는 이웃하는 게이트 스페이서들 사이에 리세스를 형성하도록 리세싱될 수 있으며, 그 다음 트렌치에 자가 정렬(self-aligned) 유전체 하드 마스크를 형성하는 것이 이어질 수 있다.
방법은, 소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 형성하는 단계, 상기 소스/드레인 영역 위에 그리고 이에 전기적으로 접속하는 소스/드레인 콘택 플러그를 형성하는 단계, 상기 소스/드레인 콘택 플러그 위에 제1 층간 유전체를 형성하는 단계, 상기 제1 층간 유전체 위에 에칭 정지 층을 형성하는 단계, 제1 비아 개구부를 형성하도록 상기 에칭 정지 층을 에칭하는 단계, 상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계, 상기 제2 층간 유전체가 트렌치를 형성하도록 에칭되고 상기 에칭 정지 층에서의 상기 제1 비아 개구부가 상기 제1 층간 유전체 안으로 연장되어 상기 소스/드레인 콘택 플러그를 노출시키도록, 에칭 프로세스를 수행하는 단계, 및 각각 금속 라인 및 비아를 형성하도록 공통 프로세스에서 상기 트렌치 및 상기 제1 비아 개구부를 채우는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 및 도 8 내지 도 20은 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor), 콘택 플러그 및 비아의 형성에 있어서 중간 단계들의 사시도 및 단면도를 예시한다.
도 21은 일부 실시예에 따른 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “아래의”, “밑에”, “하부”, “위의”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
핀 전계 효과 트랜지스터(FinFET), 콘택 플러그 및 비아, 및 이의 형성 방법이 제공된다. 일부 실시예에 따르면, 소스/드레인 영역 및 게이트 스택을 포함하는 FinFET이 형성된다. 소스/드레인 영역 위에 하위-레벨(Lower-level) 소스/드레인 콘택 플러그 및 소스/드레인 실리사이드 영역이 형성된다. 게이트 콘택 플러그도 또한 게이트 스택 위에 형성되고 이에 접속된다. 금속 라인 및 비아를 형성하도록 듀얼 다마신 프로세스가 수행되며, 비아는 하부 소스/드레인 콘택 플러그에 접속되고 상부 소스/드레인 콘택 플러그로서 작용한다. 듀얼 다마신 구조물에서의 비아는 또한 게이트 콘택 플러그로서 동일한 층간 유전체(ILD; Inter-Layer Dielectric) 안으로 연장된다. 듀얼 다마신 구조물로서 상부 소스/드레인 콘택 플러그 및 그 위의 금속 라인(이하, M0 금속 라인으로 지칭됨)을 형성함으로써, 그 사이의 계면이 제거되고, 콘택 저항 값이 감소된다. 또한, 텅스텐을 대체하도록 구리가 사용될 수 있으며, 저항이 더 감소된다.
FinFET이 예시적인 실시예를 기재하는데 사용되지만, 본 출원의 실시예는 또한 게이트-올-어라운드(GAA; Gate-All-Around) 트랜지스터 및 평면형 트랜지스터와 같은 다른 유형의 트랜지스터에도 적용될 수 있다. 여기에서 설명되는 실시예는, 본 개시의 내용을 형성하거나 사용하는 것을 가능하게 할 예를 제공하는 것이며, 당해 기술분야에서의 통상의 지식을 가진 자라면 상이한 실시예의 고려할 수 있는 범위 내에 유지되면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다. 방법 실시예는 특정 순서로 수행되는 것으로 설명되어 있을 수 있지만, 다른 방법 실시예는 임의의 논리 순서로 수행될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 및 도 8 내지 도 20은 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서 중간 단계들의 단면도 및 사시도를 예시한다. 이들 도면에 도시된 프로세스들은 또한 도 21에 도시된 프로세스 흐름(200)에 개략적으로 반영되어 있다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, 도핑되거나(예컨대, p-타입 또는 n-타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX; Buried Oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에 따르면, 반도체 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 탄소 도핑된 실리콘, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20)에 형성된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 202로서 예시되어 있다. 일부 실시예에 따르면, 웰 영역(22)은, 인, 비소, 안티몬 등일 수 있는 n-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 n-타입 웰 영역이다. 본 개시의 다른 실시예에 따르면, 웰 영역(22)은, 붕소, 인듐 등일 수 있는 p-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 p-타입 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상부 표면으로 연장될 수 있다. n-타입 또는 p-타입 불순물 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위 내에 있을 수 있다.
도 2를 참조하면, 아이솔레이션(isolation) 영역(24)이 기판(20)의 상부 표면으로부터 기판(20) 안으로 연장하도록 형성된다. 이하, 아이솔레이션 영역(24)은 대안으로서 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역으로 지칭된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 204로서 예시되어 있다. 이웃하는 STI 영역(24) 사이의 기판(20)의 부분은 반도체 스트립(26)으로서 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성되고, 그 다음 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 일부 실시예에 따르면, 패드 산화물 층(28)은 열 산화 프로세스로 형성되며, 반도체 기판(20)의 상부 표면 층이 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 일부 실시예에 따르면, 하드 마스크 층(30)은 예를 들어 저압 화학적 기상 증착(LPCVD; Low-Pressure Chemical Vapor Deposition)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예에 따르면, 하드 마스크 층(30)은 실리콘의 열 질화 또는 플라즈마 강화 화학적 기상 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)을 통해 형성된다. 포토 레지스트(도시되지 않음)가 하드 마스크 층(30) 상에 형성되고, 그 다음 패터닝된다. 그 다음, 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 하드 마스크 층(30)이 패터닝되어, 도 2에 도시된 바와 같이 하드 마스크(30)를 형성한다.
다음으로, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되며, 그 다음에 기판(20)에서의 결과적인 트렌치를 유전체 재료(들)로 채우는 것이 이어진다. 유전체 재료의 과도한 부분을 제거하도록 화학 기계적 연마(CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 재료(들)의 남은 부분은 STI 영역(24)이 된다. STI 영역(24)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(도시되지 않음)를 포함할 수 있다. 라이너 유전체는 또한, 예를 들어 원자층 퇴적(ALD; Atomic Layer Deposition), 고밀도 플라즈마 화학적 기상 증착(HDPCVD; High-Density Plasma Chemical Vapor Deposition), 또는 화학적 기상 증착(CVD; Chemical Vapor Deposition)을 사용하여 형성된, 퇴적된 실리콘 산화물 층, 실리콘 질화물 층 등일 수 있다. STI 영역(24)은 또한, 라이너 산화물 위의 유전체 재료를 포함할 수 있으며, 유전체 재료는 유동가능 화학적 기상 증착(FCVD; Flowable Chemical Vapor Deposition), 스핀온 코팅 등을 사용하여 형성될 수 있다. 일부 실시예에 따르면 라이너 유전체 위의 유전체 재료는 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상부 표면 및 STI 영역(24)의 상부 표면은 실질적으로 서로 같은 높이일 수 있다. 반도체 스트립(26)은 이웃하는 STI 영역들(24) 사이에 있다. 일부 실시예에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이며, 따라서 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안의 실시예에 따르면, 반도체 스트립(26)은, 리세스를 형성하도록 STI 영역들(24) 사이의 기판(20)의 부분을 에칭하고, 리세스에 또다른 반도체 재료를 재성장시키도록 에피택시를 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역(24)은, 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 남은 부분의 상부 표면(24T)보다 더 높이 돌출하여 돌출 핀(36)을 형성하도록 리세싱된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 206로서 예시되어 있다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 예를 들어 HF3 및 NH3의 혼합물이 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤도 또한 포함될 수 있다. 본 개시의 대안의 실시예에 따르면, STI 영역(24)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물질은 예를 들어 HF를 포함할 수 있다.
상기 예시된 실시예에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 더블 패터닝 또는 멀티 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는 데에 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)이 (돌출) 핀(36)의 상부 표면 및 측벽 상에 연장하도록 형성된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 208로서 예시되어 있다. 더미 게이트 스택(38)은 더미 게이트 유전체(40)(도 7b에 도시됨) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은 예를 들어 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있고, 다른 재료도 또한 사용될 수 있다. 더미 게이트 스택(38)의 각각은 또한 더미 게이트 전극(42) 위의 하나의(또는 복수의) 하드 마스크 층(44)을 포함할 수 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24) 위에 교차할 수 있다. 더미 게이트 스택(38)은 또한, 돌출 핀(36)의 길이(lengthwise) 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(46)가 더미 게이트 스택(38)의 측벽 상에 형성된다. 해당 프로세스는 또한 도 21에 도시된 프로세스 흐름(200)에서 프로세스 208로서 도시되어 있다. 일부 실시예에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄화질화물 등과 같은 유전체 재료(들)로 형성되고, 단층 구조 또는 복수의 유전체 층을 포함한 다층 구조를 가질 수 있다.
그 다음, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 커버되지 않는 돌출 핀(36)의 부분이 에칭되며, 그 결과 도 5에 도시된 구조물이 된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 210으로서 예시되어 있다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분은 보호되고 에칭되지 않는다. 일부 실시예에 따르면, 리세싱된 반도체 스트립(26)의 상부 표면은 STI 영역(24)의 상부 표면(24T)보다 더 낮을 수 있다. 리세스(50)가 그에 따라 형성된다. 리세스(50)는 더미 게이트 스택(38)의 양측에 위치된 부분 및 돌출 핀(36)의 남은 부분 사이의 부분을 포함한다.
다음으로, 리세스(50)에 반도체 재료를 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(52)이 형성되고, 그 결과 도 6에서의 구조물이 된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 212로서 예시되어 있다. 결과적인 FinFET이 p-타입 FinFET인지 아니면 n-타입 FinFET인지에 따라, p-타입 또는 n-타입 불순물이 에피택시의 진행과 함께 인시추(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p-타입 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 FinFET이 n-타입 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안의 실시예에 따르면, 에피택시 영역(52)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(52)으로 채워진 후에, 에피택시 영역(52)의 부가의 에피택셜 성장은 에피택시 영역(52)을 수평으로 확장시키며, 패싯(facet)이 형성될 수 있다. 에피택시 영역(52)의 부가의 성장은 또한, 이웃하는 에피택시 영역(52)을 서로 합쳐지게 할 수 있다. 보이드(에어 갭)(53)이 생성될 수 있다.
도 7a는 콘택 에칭 정지 층(CESL; Contact Etch Stop Layer)(58) 및 층간 유전체(ILD; Inter-Layer Dielectric)(60)의 형성 후의 구조물의 사시도를 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 214로서 예시되어 있다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물, 알루미늄 산화물, 알루미늄 질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는 예를 들어 PECVD, FCVD, 스핀온 코팅, CVD, 또는 또다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. 일부 실시예에 따르면, ILD(60)의 퇴적은, 예를 들어 PECVD가 사용될 때, 플라즈마를 이용해 수행된다. ILD(60)는, 전구체로서 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 형성된 실리콘 산화물 기반의 재료, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상부 표면을 서로 동등한 높이가 되게 하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 7b는 도 7a에서의 구조물의 기준 단면 B-B에서 수직면을 예시한다. 복수의 에피택시 영역(52) 및 복수의 더미 게이트 스택(38)이 도시되어 있으며, 이는 복수의 FinFET에 속할 수 있다. 도 7b 및 후속 도면에서, STI 영역(24)의 상부 표면(24T) 및 하부 표면(24B)의 레벨이 예시된다. STI 영역(24)은 도 7b 및 도 8 내지 도 20에서의 예시된 단면에는 없고, 따라서 도시되지 않는다. 반도체 핀(36)은 상부 표면 레벨(24T)보다 더 높은 반도체 스트립(26)의 부분이다.
도 7a 및 도 7b에 도시된 구조물이 형성된 후에, 더미 게이트 스택(38)은 대체 게이트 스택(66)으로 대체되며, 대체 게이트 스택(66)은 도 8에 도시된 바와 같이 대체 게이트 유전체(62) 및 대체 게이트 전극(64)을 포함한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 216로서 예시되어 있다. 게이트 스택을 대체할 때, 도 7a 및 도 7b에 도시된 바와 같은 하드 마스크 층(44), 더미 게이트 전극(42) 및 더미 게이트 유전체(40)가 먼저 제거된다. 다음으로, 제거된 더미 게이트 스택(38)에 의해 남겨진 트렌치에 대체 게이트 스택(66)이 형성된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 216로서 예시되어 있다.
일부 실시예에 따르면, 게이트 유전체(62)의 각각은 그의 하부 부분으로서 계면 층(IL; Interfacial Layer)을 포함한다. IL은 돌출 핀(36)의 노출된 표면 상에 형성된다. 각각의 IL(62)은 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있으며, 이는 각자의 돌출 핀(36)의 열 산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성된다. 게이트 유전체(62)는 또한 각자의 IL 위에 형성된 하이-k 유전체 층을 포함할 수 있다. 하이-k 유전체 층은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 재료로 형성될 수 있거나 이를 포함할 수 있다. 하이-k 유전체 재료의 유전 상수(k 값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수 있다. 하이-k 유전체 층은 돌출 핀(36)의 측벽 및 게이트 스페이서(46)의 상부 표면과 측벽 상에 연장하는 컨포멀(conformal) 층으로서 형성된다. 일부 실시예에 따르면, 하이-k 유전체 층은 ALD 또는 CVD를 사용하여 형성된다.
일부 실시예에 따르면, 게이트 전극(64)은 적층된 층들을 포함한다. 적층된 층들의 서브층(sub-layer)들은 개별적으로 도시되지 않으며, 서브층들은 서로 구별가능할 수 있다. 퇴적은 ALD, CVD 등과 같은 컨포멀 퇴적 프로세스를 사용하여 수행될 수 있으며, 그리하여 적층된 층들(및 서브층들의 각각)의 수직 부분의 두께 및 수평 부분의 두께는 실질적으로 서로 동일하다. 적층된 층들은 퇴적될 때, 제거된 더미 게이트 스택에 의해 남겨진 트렌치 안으로 연장되며, ILD(60) 위의 일부 부분을 포함한다.
적층된 층들은 확산 배리어 층 및 확산 배리어 층 위의 하나의(또는 그 이상의) 일함수 층을 포함할 수 있다. 확산 배리어 층은 티타늄 질화물(TiN)으로 형성될 수 있으며, 이는 실리콘으로 도핑될 수 있다(또는 도핑되지 않을 수 있음). 일함수 층은 게이트의 일함수를 결정하고, 적어도 하나의 층 또는 상이한 재료로 형성된 복수의 층을 포함한다. 일함수 층의 재료는 각자의 FinFET이 n-타입 FinFET인지 아니면 p-타입 FinFET인지에 따라 선택된다. 예를 들어, FinFET이 n-타입 FinFET일 때, 일함수 층은 TaN 층 및 TaN 층 위의 티타늄 알루미늄(TiAl) 층을 포함할 수 있다. FinFET이 p-타입 FinFET일 때, 일함수 층은 TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함할 수 있다. 일함수 층(들)의 퇴적 후에, 또다른 TiN 층일 수 있는 전도성 캡핑 층이 형성된다.
다음으로, 금속성 충전 재료가 퇴적되며, 이는 예를 들어 텅스텐 또는 코발트로 형성될 수 있거나 이를 포함한다. 충전 재료는 제거된 더미 게이트 스택(38)에 의해 남겨진 트렌치를 완전히 채운다. 게이트 유전체(62) 및 게이트 전극(64)은 퇴적될 때에, 제거된 더미 게이트 스택에 의해 남겨진 트렌치 안으로 연장되는 일부 부분 및 ILD(60) 위의 다른 부분을 포함한다. 후속 프로세스에서, CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 단계가 수행되며, 그리하여 ILD(60) 위의 퇴적된 층들의 부분이 제거된다. 그 결과, 금속 게이트 전극(64)이 형성된다. 대체 게이트 유전체(62) 및 대체 게이트 전극(64)은 조합하여 이하, 대체 게이트 스택(66)으로 지칭된다.
일부 실시예에 따르면, 도 8에 도시된 바와 같이, 대체 게이트 스택(66)은 리세싱되며, 그 다음 각자의 게이트 전극(64) 상의 금속 층(68)의 선택적 퇴적이 이어진다. 금속 층(68)은 대체 게이트 스택(66)에서의 재료의 적어도 일부(또는 전부)보다 더 낮은 저항률을 가지며, 저항을 감소시키도록 도울 수 있다. 대안의 실시예에 따르면, 금속 층(68)의 형성은 스킵된다.
도 8은 자가 정렬된 하드 마스크(70)의 형성을 더 예시한다. 일부 실시예에 따르면, 자가 정렬된 하드 마스크(70)는 산소가 없는 재료로 형성되고, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 탄화질화물(SiCN) 등으로 형성될 수 있거나 이를 포함할 수 있다. 자가 정렬된 하드 마스크(70)는 CVD, ALD, PECVD, PVD 등을 사용하여 퇴적될 수 있다.
도 9는 하부 소스/드레인 콘택 플러그로도 지칭되는 소스/드레인 콘택 플러그(74)의 형성을 예시한다. 소스/드레인 실리사이드 영역(72)이 실리사이드화(silicidation) 프로세스를 통해 형성되며, 실리사이드 층을 형성하기 위해 금속 층(예컨대 티타늄 층 또는 코발트 층)이 각자의 아래의 에피택시 영역(52)과 반응하도록 사용된다. 소스/드레인 콘택 플러그(74)의 각각은 배리어 층을 포함할 수 있으며, 이는 티타늄 질화물 층 또는 탄탈럼 질화물 층과 같은 금속 질화물 층일 수 있다. 소스/드레인 콘택 플러그(74)는 배리어 층 위의 금속성 재료를 더 포함할 수 있다. 금속성 재료는 텅스텐, 코발트, 알루미늄 등, 또는 이들의 합금으로 형성될 수 있거나 이를 포함할 수 있다. 그 다음, 금속 층, 배리어 층 및 금속성 재료의 부분을 제거하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되며, 이들 층의 남은 부분은 소스/드레인 콘택 플러그(74)를 형성한다. 따라서 FinFET(76A), FinFET(76B) 및 FinFET(76C)을 포함할 수 있는 FinFET(76)이 형성된다.
일부 실시예에 따르면, 도 10에 도시된 바와 같이, 아이솔레이션 층(78)이 퇴적된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 220으로서 예시되어 있다. 아이솔레이션 층(78) 및 아래의 구조물은 단지 예일 뿐이며 상이한 구조물이 형성될 수 있고 이 또한 본 개시의 범위 내에 있음을 알아야 한다. 예를 들어, 자가 정렬된 하드 마스크(70)가 형성되지 않을 수 있고, 아이솔레이션 층(78)은 금속 층(68)에 접촉하도록 아래로 연장하는 컨포멀 층으로서 형성될 수 있다. 이들 실시예에 따르면, 아이솔레이션 층(78)은 컨포멀 층 또는 컨포멀에 가까운(near-conformal) 층으로서 퇴적될 수 있으며, 예를 들어 두께 변동(thickness variation)은 ILD(60)의 상부 표면 상의 수평 부분일 가장 두꺼운 부분의 두께의 30 퍼센트 미만이다.
도 11은 에칭 정지 층(ESL; etch stop layer)(80) 및 유전체 층(ILD; dielectric layer)(82)의 형성을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 222로서 예시되어 있다. 에칭 정지 층(80)은 알루미늄 질화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등, 또는 이들의 다층으로 형성될 수 있거나 이를 포함할 수 있고, 이는 CVD, ALD 등과 같은 퇴적 방법을 사용하여 형성될 수 있다. ILD(82)는 실리콘 산화물, PSG(phospho-silicate glass), BSG(borosilicate glass), BPSG(boron-doped phospho-silicate glass), FSG(fluorine-doped silicate glass) 등을 포함할 수 있다. ILD(82)는 스핀온 코팅, FCVD 등을 사용하여 형성될 수 있거나, 또는 PECVD 또는 LPCVD와 같은 퇴적 프로세스를 통해 형성될 수 있다.
다음으로, 게이트 콘택 플러그(84) 및 버티드 콘택(butted contact)(86)(이는 또한 게이트 콘택 플러그임)이 형성된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 224로서 예시되어 있다. 게이트 콘택 플러그(84)는 금속 층(68)에 접촉하도록 ILD(82), ESL(80), 아이솔레이션 층(78) 및 자가 정렬된 하드 마스크(70)를 통해 관통하며, 따라서 대응하는 게이트 전극(64)에 전기적으로 접속된다. 일부 실시예에 따르면, 게이트 콘택 플러그(84)는 ILD(82)의 상부 표면으로부터 금속 층(68)으로 연장하는 실질적으로 직선인 에지를 갖는다. 대안의 실시예에 따르면, 게이트 콘택 플러그(84)는 더 넓은 부분 및 좁은 부분을 포함하며, 이들의 에지는 스텝(step)을 형성한다. 이들 실시예에 따르면, 아이솔레이션 층(78)은 게이트 콘택 플러그(84)가 인접한 하부 소스/드레인 콘택 플러그(74)로 브릿징되는 것을 막을 수 있고, 사이에서의 누설 전류를 감소시킬 수 있다.
바디 콘택(86)은 FinFET(76B)의 소스/드레인 콘택 플러그(74) 및 게이트 스택(66)을 접속시키는데 사용된다. 게이트 콘택 플러그(84) 및 바디 콘택(86)은 일부 형성 프로세스를 공유할 수 있는 반면에, 일부 다른 프로세스는 상이한데, 그리하여 바디 콘택(86)의 더 넓은 상부 부분은 또한 아이솔레이션 층(78)을 관통하여 FinFET(76B)의 소스/드레인 콘택 플러그(74)에 접촉하는 반면에, 게이트 콘택 플러그(84)의 더 넓은 상부 부분은 아이솔레이션 층(78) 상에서 정지한다.
일부 실시예에 따르면, 게이트 콘택 플러그(84) 및 버티드 콘택(86)의 각각은 컨포멀 배리어 층 및 배리어 층 위의 금속성 재료를 포함한다. 배리어 층은 TiN, TaN, Ti, Ta, 등으로 형성될 수 있거나 이를 포함한다. 금속성 재료는 텅스텐, 코발트, 알루미늄, 이들의 합금 등으로 형성될 수 있거나 이를 포함할 수 있다. 대안의 실시예에 따르면, 게이트 콘택 플러그(84) 및 버티드 콘택(86)은 배리어가 없으며, 텅스텐, 코발트, 알루미늄, 또는 이들의 합금과 같은 균질한 재료로 형성될 수 있거나 이를 포함할 수 있다.
도 12를 참조하면, ESL(88)이 퇴적된다. ESL(88)은 둘 이상의 서브층들을 포함한 복합 층이며, 서브층들의 이웃하는 층은 상이한 재료로 형성된다. 서브층은 질화물, 실리콘-탄소 기반의 재료, 탄소 도핑된 산화물, 산소 도핑된 탄화물, 금속 함유 유전체 등으로 형성될 수 있거나 이를 포함할 수 있다. 일부 실시예에 따르면, ESL(88)은 알루미늄 산화물로 형성되거나 이를 포함하는 서브층(88A) 및 SiOC로 형성되거나 이를 포함하는 서브층(88B)을 포함한다. 대안의 실시예에 따르면, ESL(88)은 알루미늄 산화물로 형성되거나 이를 포함하는 서브층(88A), SiOC로 형성되거나 이를 포함하는 서브층(88B), 및 알루미늄 산화물로 형성되거나 이를 포함하는 위의 서브층(도시되지 않음)을 포함한다. 상부 서브층(88B)은 또한 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있으며, 하부 서브층(88A)은 또한 지르코늄 산화물과 같은 다른 금속 산화물로 형성될 수 있다.
도 12 내지 도 15는 서로 가까이 위치되어 있는 비아들에 대한 패턴을 정의하기 위한 더블 패터닝 프로세스를 예시한다. 도 12 및 도 13은 제1 비아 개구부의 형성을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 226으로서 예시되어 있다. 도 12에 도시된 바와 같이, 삼층(tri-layer)일 수 있는 에칭 마스크(90)가 형성된다. 에칭 마스크(90)은 하부 층(90BL)(가끔 아래 층으로도 지칭됨), 하부 층(90BL) 위의 중간 층(90ML), 및 중간 층(90ML) 위의 상부 층(90TL)(가끔 상위 층으로도 지칭됨)을 포함할 수 있다.
일부 실시예에 따르면, 하부 층(90BL)은 탄소 함유 재료로 형성되고(CVD를 통해), 상부 층(90TL)은 유기 또는 무기 재료를 포함할 수 있는 포토 레지스트로 형성된다(스핀 코팅을 통해). 하부 층(90BL)은 결정화된 또는 가교된 포토레지스트일 수 있다. 중간 층(90ML)은, 질화물(예컨대 실리콘 질화물), 산화질화물(예컨대 실리콘 산화질화물), 산화물(예컨대 실리콘 산화물) 등일 수 있는 혼합된 무기 실리콘 함유 재료로 형성될 수 있다. 중간 층(90ML)은 또한 CVD를 통해 퇴적된 무기 막(예컨대 실리콘)일 수 있다. 상부 층(90TL)은 개구부(92)를 형성하도록 패터닝되며, 개구부(92)는 후속 프로세스에서 비아 개구부를 정의하는데 사용된다.
후속 프로세스에서, 중간 층(90ML) 및 하부 층(90BL), 및 ESL(88)에서의 상부 서브층은 개구부(92)를 상부 층 안으로 연장시키도록 에칭된다. 개구부(92)는 ESL(88)의 하부 서브층 상에서 정지한다. ESL(88)이 더 이상의 서브층 없이 2개의 서브층(88A 및 88B)을 포함하는 일부 실시예에 따르면, 상부 서브층은 층(88B)이고 하부 서브층은 층(88A)이다. ESL(88)이 3개 이상의 서브층을 포함하는 다른 실시예에 따르면, 상부 층은 층(88B) 또는 임의의 다른 위의 서브층일 수 있고, 하부 층은 상부 층 바로 아래에 있으며 이에 접촉하는 층일 수 있다. 그 다음, 에칭 마스크(90)가 제거되고, 결과적인 구조물은 도 13에 도시되어 있다.
도 14 및 도 15는 더블 패터닝 프로세스에서의 제2 비아 개구부의 형성을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 228로서 예시되어 있다. 프로세스는 도 12 및 도 13에 도시된 프로세스와 유사하다. 도 14를 참조하면, 에칭 마스크(94)가 형성되고, 하부 층(94BL), 중간 층(94ML) 및 상부 층(94TL)을 포함한다. 하부 층(94BL), 중간 층(94ML) 및 상부 층(94TL)의 재료는 각각 하부 층(90BL), 중간 층(90ML) 및 상부 층(90TL)의 재료와 유사할 수 있다. 개구부(96)가 상부 층(94TL)에 형성된다. 그 다음, 개구부(96)가 ESL(88)의 상부 층(예컨대 서브층(88B)) 안으로 아래로 연장되고, ESL(88)의 하부 층(예컨대 서브층(88A)) 상에서 정지한다. 그 다음, 에칭 마스크(94)가 제거된다. 결과적인 구조물은 도 15에 도시되어 있다.
상부 서브층(88B)의 에칭에서 그리고 서브층(88B)이 SiOC을 포함할 때, 예시적인 에칭 프로세스는 약 200 와트 내지 약 1000 와트 범위 내의 높은 RF 주파수 전력 및 약 200 와트 내지 약 500 와트 범위 내의 낮은 RF 주파수 전력을 사용하여 발생된 플라즈마를 이용해 수행될 수 있다. 에칭 챔버의 압력은 약 20 mTorr 내지 약 80 mTorr 범위 내일 수 있다. 에칭 동안 웨이퍼(10)의 온도는 약 0 ℃ 내지 약 50 ℃ 범위 내일 수 있다. 예시적인 에칭 가스는 약 20 sccm 내지 약 50 sccm 범위 내의 유량을 갖는 CxFy 기반의 가스, 약 100 sccm 미만의 유량을 갖는 질소(N2), 약 600 sccm 내지 약 1200 sccm 범위 내의 유량을 갖는 아르곤, 약 100 sccm 미만의 유량을 갖는 수소(H2), 및/또는 약 100 sccm 미만의 유량을 갖는 CHxFy 기반의 가스를 포함할 수 있다. C/F 비를 제어하도록 에칭 툴의 상부 전극 상에 DC 전압이 인가될 수 있고, DC 전압은 약 500 볼트보다 작을 수 있다.
도 16을 참조하면, ESL(88)의 남은 층(88A와 같은 하부 서브층을 포함함)을 관통 에칭하도록 에칭 프로세스가 수행된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 230으로서 예시되어 있다. 에칭은 아래의 ILD(82) 상에서 정지된다. 하부 서브층(88A)이 알루미늄 산화물을 포함하는 일부 실시예에 따르면, 에칭은 탈이온수에 용해된 NH4F를 포함하는 화학 용액을 사용하여 수행될 수 있다.
도 17은 유전체 층(102)(금속간 유전체(IMD; Inter-Metal Dielectric)로도 지칭됨)의 형성을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 232로서 예시되어 있다. 패드 층(104), 하드 마스크(106) 및 버퍼 층(108)도 또한 퇴적된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 234로서 예시되어 있다. 트렌치(110, 112 및 114)가 버퍼 층(108) 및 하드 마스크(106)에 형성된다. 트렌치(110, 112 및 114)의 형성은 예를 들어 다층 하드 마스크를 사용하여 도 14 및 도 15에 도시된 프로세스와 유사할 수 있다. 형성 프로세스는 상세하게 설명되지 않는다.
일부 실시예에 따르면, 유전체 층(102)은 약 3.0보다 낮거나 또는 약 3.5보다 낮은 유전 상수(k-값)를 갖는 로우-k 유전체 재료로 형성된다. 유전체 층(102)은 Black Diamond(Applied Materials의 등록 상표), 탄소 함유 로우-k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있거나 이를 포함할 수 있다. 일부 실시예에 따르면, 유전체 층(102)의 형성은, 포로겐(porogen) 함유 유전체 재료를 퇴적한 다음, 포로겐을 제거하도록 경화 프로세스를 수행하는 것을 포함하며, 따라서 남은 유전체 층(102)은 다공성이다. 패드 층(104) 및 버퍼 층(108)은 실리콘 산화물, 실리콘 산화탄화물 등으로 형성될 수 있거나 이를 포함할 수 있다. 하드 마스크(106)는 티타늄 질화물, 붕소 질화물 등과 같은 금속 질화물, 금속 산화물 등으로 형성될 수 있거나 이를 포함한다.
트렌치(110, 112 및 114)가 버퍼 층(108) 및 하드 마스크(106)에 형성된다. 형성은 에칭 마스크(94)(도 14)와 유사할 수 있는 패터닝된 에칭 마스크(도시되지 않음)를 사용함으로써 수행될 수 있다.
다음으로, 패터닝된 하드 마스크(106)는 아래의 패드 층(102) 및 유전체 층(102)을 에칭하는데 사용된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 236으로서 예시되어 있다. 에칭은 이방성이고, 에칭 정지 층(88)의 하부 서브층(88A)에 의해 정지된다. 유전체 층(102)이 산화물을 포함하는 일부 실시예에 따르면, 에칭은 C2F6, CF4, CH2F2, 등, 또는 이들의 조합과 같은 탄소 및 불소 함유(CxFy) 가스를 사용하여 수행될 수 있다. 불소(F2), 염소(Cl2), 염화수소(HCl), 브롬화수소(HBr), 브롬(Br2), C2F6, CF4, SO2, HBr과 Cl2와 O2의 혼합물, 또는 HBr과 Cl2와 O2와 CH2F2의 혼합물 등과 같은 다른 가스도 또한 사용될 수 있다.
에칭은 약 200 와트 내지 약 1000 와트 범위 내의 높은 RF 주파수 전력 및 약 200 와트 내지 약 500 와트 범위 내의 낮은 RF 주파수 전력을 사용하여 발생된 플라즈마를 이용해 수행될 수 있다. 에칭 챔버에서의 압력은 약 20 mTorr 내지 약 80 mTorr 범위 내일 수 있다. 에칭 동안 웨이퍼(10)의 온도는 약 0 ℃ 내지 약 80 ℃ 범위 내일 수 있다. 예를 들어, 예시적인 에칭 가스는 약 20 sccm 내지 약 50 sccm 범위 내의 유량을 갖는 CxFy 기반의 가스, 약 100 sccm 미만의 유량을 갖는 질소(N2), 약 600 sccm 내지 약 1200 sccm 범위 내의 유량을 갖는 아르곤, 약 100 sccm 미만의 유량을 갖는 수소(H2), 및/또는 약 100 sccm 미만의 유량을 갖는 CHxFy 기반의 가스를 포함할 수 있다. C/F 비를 제어하도록 DC 전압이 인가될 수 있고, DC 전압은 약 500 볼트보다 낮을 수 있다. 에칭 프로세스 후에, 남은 패드 층(104), 하드 마스크(106) 및 버퍼 층(108)이 제거되고, 결과적인 구조물이 도 18에 도시되어 있다.
도 18에 도시된 바와 같은 에칭에서, 트렌치(110, 112 및 114)의 하향 연장은 ESL(88)의 서브층(88A)에 의해 정지된다. 한편, 트렌치(114) 아래에, 비아 개구부(92 및 94)가 앞의 문단에서 형성되었다. 따라서, 아래의 소스/드레인 콘택 플러그(74)가 비아 개구부(92 및 96)에 노출되도록, ILD(82), 에칭 정지 층(80) 및 아이솔레이션 층(78)은 관통 에칭된다.
도 19를 참조하면, ESL(88)의 서브층(88A)을 에칭하도록 추가적인 에칭 프로세스가 수행된다. 에칭은 이방성이거나 등방성일 수 있고, 건식 또는 습식일 수 있다. 그 결과, 게이트 콘택 플러그(84) 및 버티드 콘택(86)도 또한 각각 트렌치(110 및 112)에 노출된다.
도 20을 참조하면, 금속 라인(120, 122 및 124) 및 비아(126)가 형성된다. 금속 라인(124) 및 비아(126)는 듀얼 다마신 구조물을 형성한다. 금속 라인(120 및 122)은 단일 다마신 구조를 갖는 것으로서 형성된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름(200)에서 프로세스 238로서 예시되어 있다. 형성 프로세스는, 트렌치 및 비아 개구부 안에 전도성 재료를 채우고, 과도한 전도성 재료를 제거하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함할 수 있다. 금속 라인(120, 122 및 124) 및 동일 층에서의 다른 금속 라인은 집합적으로 하부 금속 층 또는 M0으로 총칭된다. 금속 라인(120, 122 및 124)의 각각과 비아(126)는 확산 배리어 층(128) 및 확산 배리어 층(128) 위의 금속성 재료(130)를 포함할 수 있다. 확산 배리어 층(128)은 티타늄 질화물, 탄탈럼 질화물, 티타늄, 탄탈럼 등으로 형성될 수 있거나 이를 포함할 수 있다. 금속성 재료(130)는 구리, 루데늄, 텅스텐, 코발트 또는 이들의 합금을 포함할 수 있다.
후속 프로세스에서, 더 많은 위의 유전체 층 및 대응하는 듀얼 다마신 구조물이 도 20에 도시된 구조물 위에 형성된다. 위의 듀얼 다마신 구조물의 비아는 금속 라인(120, 122 및 124)과 접촉할 수 있다. 대응하는 유전체 층은 로우-k 유전체 층으로 형성될 수 있다.
도 20에 도시된 바와 같은 구조물에서, 구리를 포함할 수 있는 듀얼 다마신 구조물(124/126)이 하부 콘택 플러그(74)에 접촉하도록 형성된다. 듀얼 다마신 구조물에서의 비아는 상부 콘택 플러그로서 작용할 수 있다. 비아(126)는 또한 게이트 콘택 플러그(84) 및 버티드 콘택(86)과 동일 레벨에 있는데(동일 ILD(82)에), 이들 특징부는 깊게 아래로 연장되며 높은 종횡비를 가지므로 단일 다마신 프로세스를 사용하여 형성되고, 그리하여 이들 특징부를 금속 라인(120 및 122)을 형성하기 위한 동일한 (듀얼) 다마신 프로세스에서 형성하는 것이 어렵다. 게이트 콘택 플러그(84) 및 버티드 콘택(86) 위에 있으며 이에 접촉하는 금속 라인(120 및 122)은 단일 다마신 프로세스를 사용하여 형성된다. 따라서, ILD(82) 및 유전체 층(102)에서의 특징부들은 혼합된 듀얼 다마신 및 단일 다마신 구조를 갖는다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. 듀얼 다마신 구조를 채용함으로써, 상부 콘택 플러그와 위의 금속 라인 사이에 형성되는 계면이 없다. 또한, 텅스텐과 같은 더 높은 저항률 재료를 대체하도록 구리가 사용될 수 있다. 따라서, 듀얼 다마신 구조물의 저항은 단일 다마신 구조물이 사용되는 경우보다 더 낮다. 또한, 듀얼 다마신 구조물의 형성에서, 트렌치의 형성 전에 비아 패턴이 형성된다. 따라서, 비아 개구부의 형성에서, 금속 하드 마스크에의 손상이 없다. 비교로서, 트렌치 개구부가 먼저 형성되는 경우에는, 오버레이 시프트되고 비아 패턴이 금속 하드 마스크의 에지와 중첩될 때마다, 금속 하드 마스크가 손상될 것이다. 따라서 본 개시의 실시예는 개선된 프로세스 윈도우를 갖는다.
일부 실시예에 따르면, 방법은, 소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 형성하는 단계; 상기 소스/드레인 영역 위에 그리고 이에 전기적으로 접속하는 소스/드레인 콘택 플러그를 형성하는 단계; 상기 소스/드레인 콘택 플러그 위에 제1 층간 유전체를 형성하는 단계; 상기 제1 층간 유전체 위에 에칭 정지 층을 형성하는 단계; 제1 비아 개구부를 형성하도록 상기 에칭 정지 층을 에칭하는 단계; 상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계; 상기 제2 층간 유전체가 트렌치를 형성하도록 에칭되고 상기 에칭 정지 층에서의 상기 제1 비아 개구부가 상기 제1 층간 유전체 안으로 연장되어 상기 소스/드레인 콘택 플러그를 노출시키도록, 에칭 프로세스를 수행하는 단계; 및 각각 금속 라인 및 비아를 형성하도록 공통 프로세스에서 상기 트렌치 및 상기 제1 비아 개구부를 채우는 단계를 포함한다.
실시예에서, 상기 에칭 정지 층은 하부 서브층 및 상기 하부 서브층 위의 상부 서브층을 포함하고, 상기 방법은, 상기 상부 서브층에 상기 제1 비아 개구부를 형성하도록 제1 에칭 프로세스를 수행하는 단계 - 상기 제1 에칭 프로세스는 상기 하부 서브층에 의해 정지됨 - ; 상기 상부 서브층에 제2 비아 개구부를 형성하도록 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 에칭 프로세스는 상기 하부 서브층에 의해 정지됨 - ; 및 상기 에칭 프로세스 전에, 상기 하부 서브층 안으로 상기 제1 비아 개구부 및 상기 비아 개구부를 연장시키도록 제3 에칭 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 상기 금속 라인 및 상기 비아가 형성된 후에, 상기 하부 서브층과 상기 상부 서브층 둘 다가 남는다. 실시예에서, 상기 하부 서브층은 알루미늄 산화물을 포함하고, 상기 상부 서브층은 실리콘 옥시-탄소-질화물을 포함한다. 실시예에서, 상기 제3 에칭 프로세스는 상기 제1 층간 유전체 상에서 정지한다.
실시예에서, 상기 방법은 상기 게이트 전극 위에 그리고 이에 접속하는 게이트 콘택 플러그를 형성하는 단계를 더 포함하며, 상기 에칭 정지 층은 상기 게이트 콘택 플러그와 상기 제1 층간 유전체 둘 다의 위에 있으며 이들에 접촉한다. 실시예에서, 상기 게이트 콘택 플러그는 상기 게이트 전극의 양측에 있는 게이트 스페이서들 사이의 영역 안으로 연장된다. 실시예에서, 상기 게이트 콘택 플러그는 버티드 콘택이고, 상기 버티드 콘택은 상기 게이트 전극 위에 있으며 이에 접속하고, 상기 에칭 정지 층은 상기 버티드 콘택과 상기 제1 층간 유전체 둘 다의 위에 있으며 이들에 접촉한다. 실시예에서, 상기 방법은 상기 금속 라인 및 상기 비아를 형성하기 위한 공통 프로세스에서, 상기 게이트 콘택 플러그 위에 그리고 이에 접촉하는 추가 금속 라인을 형성하는 단계를 더 포함한다. 실시예에서, 상기 방법은 제3 층간 유전체를 형성하는 단계를 더 포함하며, 상기 소스/드레인 콘택 플러그는 상기 제3 층간 유전체에 있고, 상기 소스/드레인 콘택 플러그를 형성하는 단계는 상기 소스/드레인 콘택 플러그의 상부 표면을 상기 제3 층간 유전체의 상부 표면과 평평하게 하도록 평탄화 프로세스를 포함한다.
일부 실시예에 따르면, 구조물은, 소스/드레인 영역 및 상기 소스/드레인 영역의 측부 상의 게이트 전극을 포함하는 트랜지스터; 상기 소스/드레인 영역 위에 있으며 이에 전기적으로 접속하는 소스/드레인 실리사이드 영역; 상기 소스/드레인 실리사이드 영역 위에 있으며 이에 접촉하는 소스/드레인 콘택 플러그; 상기 게이트 전극 위에 있으며 이에 접속하는 게이트 콘택 플러그; 상기 소스/드레인 콘택 플러그 위의 제1 층간 유전체; 상기 제1 층간 유전체 위의 제2 층간 유전체; 및 금속 라인 및 상기 금속 라인 아래의 비아를 포함하는 듀얼 다마신 구조물을 포함하고, 상기 비아는 상기 소스/드레인 콘택 플러그와 물리적으로 접촉하도록 상기 제1 층간 유전체 안으로 연장되고, 상기 금속 라인은 상기 제2 층간 유전체 안으로 연장된다.
실시예에서, 상기 금속 라인 및 상기 비아는 그 사이에 구별가능한 계면 없이 서로 연속적으로 접속된다. 실시예에서, 상기 게이트 콘택 플러그는 텅스텐을 포함하고, 상기 듀얼 다마신 구조물은 구리를 포함한다. 실시예에서, 상기 구조물은 상기 제1 층간 유전체와 상기 제2 층간 유전체 사이의 에칭 정지 층을 더 포함하며, 상기 에칭 정지 층은 하부 서브층 및 상기 하부 서브층 위의 상부 서브층을 포함하고, 상기 금속 라인은 상기 에칭 정지 층을 관통한다. 실시예에서, 상기 하부 서브층은 알루미늄 산화물을 포함하고, 상기 상부 서브층은 실리콘 옥시 카바이드를 포함한다. 실시예에서, 상기 구조물은 추가 게이트 스택; 상기 추가 게이트 스택의 측부 상의 추가 소스/드레인 콘택 플러그; 및 상기 추가 소스/드레인 콘택 플러그에 상기 추가 게이트 스택을 전기적으로 접속시키는 버티드 콘택을 더 포함한다.
일부 실시예에 따르면, 구조물은, 소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터; 제1 층간 유전체 - 상기 게이트 전극의 일부가 상기 제1 층간 유전체에 있음 - ; 상기 게이트 전극에 접속하는 게이트 콘택 플러그 - 상기 게이트 콘택 플러그의 일부가 상기 제1 층간 유전체의 상부 표면보다 더 낮게 연장됨 - ; 상기 게이트 콘택 플러그 위의 제2 층간 유전체; 상기 제2 층간 유전체 위의 제3 층간 유전체; 및 금속 라인 및 비아를 포함하는 듀얼 다마신 구조물을 포함하고, 상기 금속 라인은 상기 제3 층간 유전체 안으로 연장되고, 상기 비아는 상기 제2 층간 유전체 안으로 연장된다.
실시예에서, 상기 구조물은 에칭 정지 층을 더 포함하고, 상기 에칭 정지 층의 하부 표면은 상기 게이트 콘택 플러그의 상부 표면 및 상기 제2 층간 유전체의 상부 표면에 물리적으로 접촉한다. 실시예에서, 상기 금속 라인 및 상기 비아의 각각은 확산 배리어 층 및 상기 확산 배리어 층 위의 금속 영역을 포함하고, 상기 금속 라인 및 상기 비아의 상기 확산 배리어 층은 연속적으로 서로에 결합된다(joined). 실시예에서, 상기 게이트 콘택 플러그는 그 안에 텅스텐을 포함하고, 상기 금속 라인 및 상기 비아는 구리를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 형성하는 단계;
상기 소스/드레인 영역 위에 그리고 이에 전기적으로 접속하는 소스/드레인 콘택 플러그를 형성하는 단계;
상기 소스/드레인 콘택 플러그 위에 제1 층간 유전체를 형성하는 단계;
상기 제1 층간 유전체 위에 에칭 정지 층을 형성하는 단계;
제1 비아 개구부를 형성하도록 상기 에칭 정지 층을 에칭하는 단계;
상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계;
상기 제2 층간 유전체가 트렌치를 형성하도록 에칭되고 상기 에칭 정지 층에서의 상기 제1 비아 개구부가 상기 제1 층간 유전체 안으로 연장되어 상기 소스/드레인 콘택 플러그를 노출시키도록, 에칭 프로세스를 수행하는 단계; 및
각각 금속 라인 및 비아를 형성하도록 공통 프로세스에서 상기 트렌치 및 상기 제1 비아 개구부를 채우는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 에칭 정지 층은 하부 서브층 및 상기 하부 서브층 위의 상부 서브층을 포함하고, 상기 방법은:
상기 상부 서브층에 상기 제1 비아 개구부를 형성하도록 제1 에칭 프로세스를 수행하는 단계 - 상기 제1 에칭 프로세스는 상기 하부 서브층에 의해 정지됨 - ;
상기 상부 서브층에 제2 비아 개구부를 형성하도록 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 에칭 프로세스는 상기 하부 서브층에 의해 정지됨 - ; 및
상기 에칭 프로세스 전에, 상기 하부 서브층 안으로 상기 제1 비아 개구부 및 상기 제2 비아 개구부를 연장시키도록 제3 에칭 프로세스를 수행하는 단계
를 더 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 금속 라인 및 상기 비아가 형성된 후에, 상기 하부 서브층과 상기 상부 서브층 둘 다가 남는 것인, 방법.
실시예 4. 실시예 2에 있어서,
상기 하부 서브층은 알루미늄 산화물을 포함하고, 상기 상부 서브층은 실리콘 옥시-탄소-질화물을 포함하는 것인, 방법.
실시예 5. 실시예 2에 있어서,
상기 제3 에칭 프로세스는 상기 제1 층간 유전체 상에서 정지하는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 게이트 전극 위에 그리고 이에 접속하는 게이트 콘택 플러그를 형성하는 단계를 더 포함하며, 상기 에칭 정지 층은 상기 게이트 콘택 플러그와 상기 제1 층간 유전체 둘 다의 위에 있으며 이들에 접촉하는 것인, 방법.
실시예 7. 실시예 6에 있어서,
상기 게이트 콘택 플러그는 상기 게이트 전극의 양측에 있는 게이트 스페이서들 사이의 영역 안으로 연장되는 것인, 방법.
실시예 8. 실시예 6에 있어서,
상기 게이트 콘택 플러그는 버티드 콘택(butted contact)이고, 상기 버티드 콘택은 상기 게이트 전극 위에 있으며 이에 접속하고, 상기 에칭 정지 층은 상기 버티드 콘택과 상기 제1 층간 유전체 둘 다의 위에 있으며 이들에 접촉하는 것인, 방법.
실시예 9. 실시예 6에 있어서,
상기 금속 라인 및 상기 비아를 형성하기 위한 공통 프로세스에서, 상기 게이트 콘택 플러그 위에 그리고 이에 접촉하는 추가 금속 라인을 형성하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서,
제3 층간 유전체를 형성하는 단계를 더 포함하며, 상기 소스/드레인 콘택 플러그는 상기 제3 층간 유전체에 있고, 상기 소스/드레인 콘택 플러그를 형성하는 단계는 상기 소스/드레인 콘택 플러그의 상부 표면을 상기 제3 층간 유전체의 상부 표면과 평평하게 하도록 평탄화 프로세스를 포함하는 것인, 방법.
실시예 11. 구조물에 있어서,
소스/드레인 영역 및 상기 소스/드레인 영역의 측부 상의 게이트 전극을 포함하는 트랜지스터;
상기 소스/드레인 영역 위에 있으며 이에 전기적으로 접속하는 소스/드레인 실리사이드 영역;
상기 소스/드레인 실리사이드 영역 위에 있으며 이에 접촉하는 소스/드레인 콘택 플러그;
상기 게이트 전극 위에 있으며 이에 접속하는 게이트 콘택 플러그;
상기 소스/드레인 콘택 플러그 위의 제1 층간 유전체;
상기 제1 층간 유전체 위의 제2 층간 유전체; 및
금속 라인 및 상기 금속 라인 아래의 비아를 포함하는 듀얼 다마신 구조물
을 포함하고,
상기 비아는 상기 소스/드레인 콘택 플러그와 물리적으로 접촉하도록 상기 제1 층간 유전체 안으로 연장되고, 상기 금속 라인은 상기 제2 층간 유전체 안으로 연장되는 것인, 구조물.
실시예 12. 실시예 11에 있어서,
상기 금속 라인 및 상기 비아는 그 사이에 구별가능한 계면 없이 서로 연속적으로 접속되는 것인, 구조물.
실시예 13. 실시예 11에 있어서,
상기 게이트 콘택 플러그는 텅스텐을 포함하고, 상기 듀얼 다마신 구조물은 구리를 포함하는 것인, 구조물.
실시예 14. 실시예 11에 있어서,
상기 제1 층간 유전체와 상기 제2 층간 유전체 사이의 에칭 정지 층을 더 포함하며, 상기 에칭 정지 층은 하부 서브층 및 상기 하부 서브층 위의 상부 서브층을 포함하고, 상기 금속 라인은 상기 에칭 정지 층을 관통하는 것인, 구조물.
실시예 15. 실시예 14에 있어서,
상기 하부 서브층은 알루미늄 산화물을 포함하고, 상기 상부 서브층은 실리콘 옥시 카바이드를 포함하는 것인, 구조물.
실시예 16. 실시예 11에 있어서,
추가 게이트 스택;
상기 추가 게이트 스택의 측부 상의 추가 소스/드레인 콘택 플러그; 및
상기 추가 소스/드레인 콘택 플러그에 상기 추가 게이트 스택을 전기적으로 접속시키는 버티드 콘택
을 더 포함하는, 구조물.
실시예 17. 구조물에 있어서,
소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터;
제1 층간 유전체 - 상기 게이트 전극의 일부가 상기 제1 층간 유전체에 있음 - ;
상기 게이트 전극에 접속하는 게이트 콘택 플러그 - 상기 게이트 콘택 플러그의 일부가 상기 제1 층간 유전체의 상부 표면보다 더 낮게 연장됨 - ;
상기 게이트 콘택 플러그 위의 제2 층간 유전체;
상기 제2 층간 유전체 위의 제3 층간 유전체; 및
금속 라인 및 비아를 포함하는 듀얼 다마신 구조물
을 포함하고,
상기 금속 라인은 상기 제3 층간 유전체 안으로 연장되고, 상기 비아는 상기 제2 층간 유전체 안으로 연장되는 것인, 구조물.
실시예 18. 실시예 17에 있어서,
에칭 정지 층을 더 포함하고, 상기 에칭 정지 층의 하부 표면은 상기 게이트 콘택 플러그의 상부 표면 및 상기 제2 층간 유전체의 상부 표면에 물리적으로 접촉하는 것인, 구조물.
실시예 19. 실시예 17에 있어서,
상기 금속 라인 및 상기 비아의 각각은 확산 배리어 층 및 상기 확산 배리어 층 위의 금속 영역을 포함하고, 상기 금속 라인 및 상기 비아의 상기 확산 배리어 층은 연속적으로 서로에 결합되는(joined) 것인, 구조물.
실시예 20. 실시예 17에 있어서,
상기 게이트 콘택 플러그는 그 안에 텅스텐을 포함하고, 상기 금속 라인 및 상기 비아는 구리를 포함하는 것인, 구조물.

Claims (10)

  1. 방법에 있어서,
    소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 형성하는 단계;
    상기 소스/드레인 영역 위에 그리고 이에 전기적으로 접속하는 소스/드레인 콘택 플러그를 형성하는 단계;
    상기 소스/드레인 콘택 플러그 위에 제1 층간 유전체를 형성하는 단계;
    상기 제1 층간 유전체 위에 에칭 정지 층을 형성하는 단계;
    제1 비아 개구부를 형성하도록 상기 에칭 정지 층을 에칭하는 단계;
    상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계;
    상기 제2 층간 유전체가 트렌치를 형성하도록 에칭되고 상기 에칭 정지 층에서의 상기 제1 비아 개구부가 상기 제1 층간 유전체 안으로 연장되어 상기 소스/드레인 콘택 플러그를 노출시키도록, 에칭 프로세스를 수행하는 단계; 및
    각각 금속 라인 및 비아를 형성하도록 공통 프로세스에서 상기 트렌치 및 상기 제1 비아 개구부를 채우는 단계
    를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 에칭 정지 층은 하부 서브층 및 상기 하부 서브층 위의 상부 서브층을 포함하고, 상기 방법은:
    상기 상부 서브층에 상기 제1 비아 개구부를 형성하도록 제1 에칭 프로세스를 수행하는 단계 - 상기 제1 에칭 프로세스는 상기 하부 서브층에 의해 정지됨 - ;
    상기 상부 서브층에 제2 비아 개구부를 형성하도록 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 에칭 프로세스는 상기 하부 서브층에 의해 정지됨 - ; 및
    상기 에칭 프로세스 전에, 상기 하부 서브층 안으로 상기 제1 비아 개구부 및 상기 제2 비아 개구부를 연장시키도록 제3 에칭 프로세스를 수행하는 단계
    를 더 포함하는 것인, 방법.
  3. 청구항 1에 있어서,
    제3 층간 유전체를 형성하는 단계를 더 포함하며, 상기 소스/드레인 콘택 플러그는 상기 제3 층간 유전체에 있고, 상기 소스/드레인 콘택 플러그를 형성하는 단계는 상기 소스/드레인 콘택 플러그의 상부 표면을 상기 제3 층간 유전체의 상부 표면과 평평하게 하도록 평탄화 프로세스를 포함하는 것인, 방법.
  4. 구조물에 있어서,
    소스/드레인 영역 및 상기 소스/드레인 영역의 측부 상의 게이트 전극을 포함하는 트랜지스터;
    상기 소스/드레인 영역 위에 있으며 이에 전기적으로 접속하는 소스/드레인 실리사이드 영역;
    상기 소스/드레인 실리사이드 영역 위에 있으며 이에 접촉하는 소스/드레인 콘택 플러그;
    상기 게이트 전극 위에 있으며 이에 접속하는 게이트 콘택 플러그;
    상기 소스/드레인 콘택 플러그 위의 제1 층간 유전체;
    상기 제1 층간 유전체 위의 제2 층간 유전체; 및
    금속 라인 및 상기 금속 라인 아래의 비아를 포함하는 듀얼 다마신 구조물
    을 포함하고,
    상기 비아는 상기 소스/드레인 콘택 플러그와 물리적으로 접촉하도록 상기 제1 층간 유전체 안으로 연장되고, 상기 금속 라인은 상기 제2 층간 유전체 안으로 연장되는 것인, 구조물.
  5. 청구항 4에 있어서,
    상기 금속 라인 및 상기 비아는 그 사이에 구별가능한 계면 없이 서로 연속적으로 접속되는 것인, 구조물.
  6. 청구항 4에 있어서,
    상기 게이트 콘택 플러그는 텅스텐을 포함하고, 상기 듀얼 다마신 구조물은 구리를 포함하는 것인, 구조물.
  7. 청구항 4에 있어서,
    상기 제1 층간 유전체와 상기 제2 층간 유전체 사이의 에칭 정지 층을 더 포함하며, 상기 에칭 정지 층은 하부 서브층 및 상기 하부 서브층 위의 상부 서브층을 포함하고, 상기 금속 라인은 상기 에칭 정지 층을 관통하는 것인, 구조물.
  8. 청구항 7에 있어서,
    상기 하부 서브층은 알루미늄 산화물을 포함하고, 상기 상부 서브층은 실리콘 옥시 카바이드를 포함하는 것인, 구조물.
  9. 청구항 4에 있어서,
    추가 게이트 스택;
    상기 추가 게이트 스택의 측부 상의 추가 소스/드레인 콘택 플러그; 및
    상기 추가 소스/드레인 콘택 플러그에 상기 추가 게이트 스택을 전기적으로 접속시키는 버티드 콘택(butted contact)
    을 더 포함하는, 구조물.
  10. 구조물에 있어서,
    소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터;
    제1 층간 유전체 - 상기 게이트 전극의 일부가 상기 제1 층간 유전체에 있음 - ;
    상기 게이트 전극에 접속하는 게이트 콘택 플러그 - 상기 게이트 콘택 플러그의 일부가 상기 제1 층간 유전체의 상부 표면보다 더 낮게 연장됨 - ;
    상기 게이트 콘택 플러그 위의 제2 층간 유전체;
    상기 제2 층간 유전체 위의 제3 층간 유전체; 및
    금속 라인 및 비아를 포함하는 듀얼 다마신 구조물
    을 포함하고,
    상기 금속 라인은 상기 제3 층간 유전체 안으로 연장되고, 상기 비아는 상기 제2 층간 유전체 안으로 연장되는 것인, 구조물.
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