CN115763374A - 晶体管结构及其形成方法 - Google Patents

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interlayer dielectric
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gate
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陈建汉
张世郁
邱建智
陈煌明
谢志宏
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例提供了晶体管结构及其形成方法。该方法包括：形成包括源极/漏极区和栅电极的晶体管；形成位于源极/漏极区上方并且电连接到源极/漏极区的源极/漏极接触插塞；在源极/漏极接触插塞上方形成第一层间电介质；在第一层间电介质上方形成蚀刻停止层；蚀刻蚀刻停止层以形成第一通孔开口；在第一层间电介质上方形成第二层间电介质；执行刻蚀工艺，使得第二层间电介质被刻蚀以形成沟槽，并且刻蚀停止层中的第一通孔开口延伸到第一层间电介质中以露出源极/漏极接触插塞；以及在共同的工艺中填充沟槽和第一通孔开口以分别形成金属线和通孔。

Description

晶体管结构及其形成方法
技术领域
本发明的实施例涉及半导体技术领域，更具体地，涉及晶体管结构及其形成方法。
背景技术
金属氧化物半导体(MOS)器件是集成电路中的基本构建元件。MOS器件的最新发展包括形成替换栅极，替换栅极包括高k栅极电介质和在高k栅极电介质上方的金属栅电极。替换栅极的形成通常包括沉积高k栅极电介质层和高k栅极电介质层上方的金属层，然后进行化学机械抛光(CMP)以去除高k栅极电介质层和金属层的过量部分。金属层的剩余部分形成金属栅极。可以使金属栅极凹进以在相邻栅极间隔件之间形成凹槽，然后在沟槽中形成自对准电介质硬掩模。
发明内容
根据本发明实施例的一个方面，提供了一种形成晶体管结构的方法，包括：形成包括源极/漏极区和栅电极的晶体管；形成位于源极/漏极区上方并且电连接到源极/漏极区的源极/漏极接触插塞；在源极/漏极接触插塞上方形成第一层间电介质；在第一层间电介质上方形成蚀刻停止层；蚀刻蚀刻停止层以形成第一通孔开口；在第一层间电介质上方形成第二层间电介质；执行刻蚀工艺，使得第二层间电介质被刻蚀以形成沟槽，并且刻蚀停止层中的第一通孔开口延伸到第一层间电介质中以露出源极/漏极接触插塞；以及在共同的工艺中填充沟槽和第一通孔开口以分别形成金属线和通孔。
根据本发明实施例的另一个方面，提供了一种晶体管结构，包括：晶体管，包括源极/漏极区和位于源极/漏极区的侧面上的栅电极；源极/漏极硅化物区，位于源极/漏极区上方并且电连接到源极/漏极区；源极/漏极接触插塞，位于源极/漏极硅化物区上方并且接触源极/漏极硅化物区；栅极接触插塞，位于栅电极上方并且连接到栅电极；第一层间电介质，位于源极/漏极接触插塞上方；第二层间电介质，位于第一层间电介质上方；以及双镶嵌结构，包括金属线和位于金属线下方的通孔，其中，通孔延伸到第一层间电介质中以与源极/漏极接触插塞物理接触，并且金属线延伸到第二层间电介质中。
根据本发明实施例的又一个方面，提供了一种晶体管结构，包括：晶体管，包括源极/漏极区和栅电极；第一层间电介质，其中，栅电极的部分位于第一层间电介质中；栅极接触插塞，连接到栅电极，其中，栅极接触插塞的部分延伸而低于第一层间电介质的顶面；第二层间电介质，位于栅极接触插塞上方；第三层间电介质，位于第二层间电介质上方；以及双镶嵌结构，包括金属线和通孔，其中，金属线延伸到第三层间电介质中，并且通孔延伸到第二层间电介质中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1-图6、图7A、图7B和图8-图20示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)、接触插塞和通孔的中间阶段的透视图和截面图。
图21图示了根据一些实施例的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
提供了鳍式场效应晶体管(FinFET)、接触插塞和通孔及其形成方法。根据一些实施例，形成包括源极/漏极区和栅极堆叠件的FinFET。下层级源极/漏极接触插塞和源极/漏极硅化物区形成在源极/漏极区上方。栅极接触插塞也形成在栅极堆叠件上方并连接到栅极堆叠件。执行双镶嵌工艺以形成金属线和通孔，其中通孔连接到下部源极/漏极接触插塞，并用作上部源极/漏极接触插塞。双镶嵌结构中的通孔也延伸到与栅极接触插塞相同的层间电介质(ILD)中。通过将上部源极/漏极接触插塞及其上覆的金属线(以下简称M0金属线)形成为双镶嵌结构，去除了它们之间的界面，降低了接触电阻值。此外，可以用铜代替钨，并且进一步降低了电阻。
尽管使用FinFET来描述示例实施例，但本申请的实施例也可以应用于其他类型的晶体管，诸如全环栅(GAA)晶体管和平面晶体管。本文讨论的实施例是为了提供示例以实现或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。尽管可以将方法实施例讨论为以特定顺序执行，但是可以以任何逻辑顺序执行其他的方法实施例。
图1-图6、图7A、图7B和图8-图20示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的截面图和透视图。这些附图中所示的工艺也示意性地反映在如图21所示的工艺流程200中。
在图1中，提供了衬底20。衬底20可以是掺杂(例如，用p型或n型掺杂剂)或未掺杂的半导体衬底，诸如体半导体衬底、绝缘体上半导体(SOI)衬底等。半导体衬底20可以是晶圆10(诸如硅晶圆)的部分。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅衬底或玻璃衬底。也可以使用其他衬底，诸如多层衬底或梯度衬底。根据一些实施例，半导体衬底20的半导体材料可以包括：硅；锗；化合物半导体，包括碳掺杂硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
进一步参考图1，阱区22形成在衬底20中。对应的工艺在图21所示的工艺流程200中被示为工艺202。根据一些实施例，阱区22是通过向衬底20中注入n型杂质形成的n型阱区，n型杂质可以是磷、砷、锑等。根据本公开的其他实施例，阱区22是通过向衬底20中注入p型杂质形成的p型阱区，p型杂质可以是硼、铟等。得到的阱区22可以延伸到衬底20的顶面。n型杂质浓度或p型杂质浓度可以是等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区24形成为从衬底20的顶面延伸到衬底20中。隔离区24在下文中可替代地称为浅沟槽隔离(STI)区。对应的工艺在图21所示的工艺流程200中被示为工艺204。在相邻的STI区24之间的衬底20的部分被称为半导体带26。为了形成STI区24，衬垫氧化物层28和硬掩模层30形成在半导体衬底20上然后被图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据一些实施例，衬垫氧化物层28在热氧化工艺中形成，其中半导体衬底20的顶部表面层被氧化。衬垫氧化物层28充当半导体衬底20和硬掩模层30之间的粘附层。衬垫氧化物层28还可以充当蚀刻硬掩模层30的蚀刻停止层。根据一些实施例，例如使用低压化学气相沉积(LPCVD)由氮化硅形成硬掩模层30。根据本公开的其他实施例，通过硅的热氮化或等离子体增强化学气相沉积(PECVD)形成硬掩模层30。在硬掩模层30上形成光刻胶(未示出)，然后对光刻胶进行图案化。然后使用图案化的光刻胶作为蚀刻掩模来图案化硬掩模层30，以形成如图2所示的硬掩模30。
接下来，图案化的硬掩模层30用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，随后用电介质材料填充衬底20中所得的沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以去除电介质材料的过量部分，并且电介质材料的剩余部分是STI区24。STI区24可以包括衬垫电介质(未示出)，衬垫电介质可以是通过热氧化衬底20的表面层而形成的热氧化物。衬垫电介质还可以是使用例如原子层沉积(ALD)、高密度等离子化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积的氧化硅层、氮化硅层等。STI区24还可以包括在衬垫氧化物上方的电介质材料，其中电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等形成。根据一些实施例，衬垫电介质上方的电介质材料可以包括氧化硅。
硬掩模30的顶面和STI区24的顶面可以彼此基本齐平。半导体带26位于相邻的STI区24之间。根据一些实施例，半导体带26是原始衬底20的部分，因此半导体带26的材料与衬底20的材料相同。根据本公开的可选实施例，半导体带26是通过蚀刻STI区24之间的衬底20的部分以形成凹槽并执行外延以在凹槽中再生长另一半导体材料而形成的替换带。因此，半导体带26由不同于衬底20的半导体材料形成。根据一些实施例，半导体带26由硅锗、硅碳或III-V化合物半导体材料形成。
参考图3，STI区24是凹进的，使得半导体带26的顶部部分突出高于STI区24的剩余部分的顶面24T，以形成突出的鳍36。对应的工艺在图21所示的工艺流程200中被示为工艺206。可以使用干蚀刻工艺来执行蚀刻，其中例如使用HF3和NH3的混合物作为蚀刻气体。在蚀刻工艺期间，可以产生等离子体。也可以包括氩气。根据本公开的可选实施例，STI区24的凹进是使用湿蚀刻工艺来执行的。例如，蚀刻化学品可以包括HF。
在上述实施例中，可以通过任何合适的方法对鳍进行图案化。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍。通常，双图案或多图案工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺来图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来对鳍进行图案化。
参考图4，伪栅极堆叠件38形成为在(突出的)鳍36的顶面和侧壁上延伸。对应的工艺在图21中所示的工艺流程200中被示为工艺208。伪栅极堆叠件38可以包括伪栅极电介质40(如图7B所示)和伪栅极电介质40上方的伪栅电极42。伪栅电极42可以例如使用多晶硅或非晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠件38还可以包括在伪栅电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅或其多层形成。伪栅极堆叠件38可以跨过单个或多个突出的鳍36和/或STI区24。伪栅极堆叠件38还具有垂直于突出的鳍36的纵长方向的纵长方向。
接下来，在伪栅极堆叠件38的侧壁上形成栅极间隔件46。对应的工艺在图21所示的工艺流程200中被示为工艺208。根据一些实施例，栅极间隔件46由诸如氮化硅、碳氮化硅等的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。
然后蚀刻未被伪栅极堆叠件38和栅极间隔件46覆盖的突出的鳍36的部分，得到图5中所示的结构。对应的工艺在图21中所示的工艺流程200中被示为工艺210。凹进可以是各向异性的，因此鳍36的直接位于伪栅极堆叠件38和栅极间隔件46下面的部分受到保护，并且没有被蚀刻。根据一些实施例，凹进的半导体带26的顶面可以低于STI区24的顶面24T。相应地形成凹槽50。凹槽50包括位于伪栅极堆叠件38的相对侧上的部分，以及位于突出的鳍36的剩余部分之间的部分。
接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区(源极/漏极区)52，得到图6中的结构。对应的工艺在图21所示的工艺流程200中被示为工艺212。取决于所得FinFET是p型FinFET还是n型FinFET，p型杂质或n型杂质可以随着外延的进行而原位掺杂。例如，当所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的可选实施例，外延区52包括III-V族化合物半导体，诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合或其多层。在利用外延区52填充凹槽50之后，外延区52的进一步外延生长导致外延区52水平扩展，并且可以形成小平面。外延区52的进一步生长也可能导致相邻的外延区52彼此合并。可能会产生空隙(气隙)53。
图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。对应的工艺在图21所示的工艺流程200中被示为工艺214。CESL 58可以由氧化硅、氮化硅、碳氮化硅、氧化铝、氮化铝等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如PECVD、FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。根据一些实施例，例如当使用PECVD时，ILD 60的沉积是利用等离子体执行的。ILD 60可以由含氧电介质材料形成，该含氧电介质材料可以是基于使用原硅酸四乙酯(TEOS)作为前体形成的材料的氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG),硼掺杂磷硅酸盐玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺的平坦化工艺以使ILD 60、伪栅极堆叠件38和栅极间隔件46的顶面彼此齐平。
图7B示出了图7A中结构的参考截面B-B中的垂直平面。示出了多个外延区52和多个伪栅极堆叠件38，它们可以属于多个FinFET。在图7B和随后的附图中，示出了STI区24的顶面24T和底面24B的水平。STI区24不在图7B和图8-图20中所示的截面中，因此未示出。半导体鳍36是半导体带26的高于顶面24T水平的部分。
在图7A和图7B所示的结构形成之后，伪栅极堆叠件38被替换栅极堆叠件66替换，替换栅极堆叠件66包括替换栅极电介质62和替换栅电极64，如图8所示。对应的工艺在图21所示的工艺流程200中被示为工艺216。当替换栅极堆叠件时，首先去除如图7A和图7B所示的硬掩模层44、伪栅电极42和伪栅极电介质40。接下来，在被去除的伪栅极堆叠件38留下的沟槽中形成替换栅极堆叠件66。对应的工艺在图21所示的工艺流程200中被示为工艺216。
根据一些实施例，每个栅极电介质62包括作为其下部部分的界面层(IL)。IL形成在突出的鳍36的暴露的表面上。每个IL可以包括通过对应突出的鳍36的热氧化、化学氧化工艺或沉积工艺形成的氧化物层，诸如氧化硅层。栅极电介质62还可以包括形成在对应IL上方的高k电介质层。高k电介质层可以由诸如氧化铪、氧化镧、氧化铝、氧化锆等的高k电介质材料形成或者包括诸如氧化铪、氧化镧、氧化铝、氧化锆等的高k电介质材料。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0。高k电介质层形成为在突出的鳍36的侧壁以及栅极间隔件46的顶面和侧壁上延伸的共形层。根据一些实施例，使用ALD或CVD形成高k电介质层。
根据一些实施例，栅电极64包括堆叠层。堆叠层中的子层没有单独示出，而子层可以是可相互区分的。可以使用诸如ALD、CVD等的共形沉积工艺来执行沉积，使得堆叠层(以及每个子层)的垂直部分的厚度和水平部分的厚度基本彼此相等。堆叠层在沉积时延伸到被去除的伪栅极堆叠件留下的沟槽中，并且包括ILD 60上方的一些部分。
堆叠层可以包括扩散阻挡层和在扩散阻挡层上方的一个(或多个)功函层。扩散阻挡层可由可以(或可以不)掺杂有硅的氮化钛(TiN)形成。功函层决定栅极的功函，并且包括至少一个层或由不同材料形成的多个层。根据对应FinFET是n型FinFET还是p型FinFET来选择功函层的材料。例如，当FinFET是n型FinFET时，功函层可以包括TaN层和在TaN层上方的钛铝(TiAl)层。当FinFET是p型FinFET时，功函层可以包括TaN层、在TaN层上方的TiN层、以及在TiN层上方的TiAl层。在沉积功函层之后，形成导电覆盖层，该导电覆盖层可以是另一TiN层。
接下来，沉积金属填充材料，金属填充材料可以由例如钨或钴形成或者包括钨或钴。填充材料完全填充通过去除的伪栅极堆叠件38留下的沟槽。栅极电介质62和栅电极64在它们被沉积时包括延伸到被去除的伪栅极堆叠件及ILD 60上方的其他部分留下的沟槽中的一些部分。在后续工艺中，执行诸如CMP工艺或机械研磨工艺的平坦化步骤，从而去除ILD 60上方沉积的层的部分。结果，形成金属栅电极64。替换栅极电介质62和替换栅电极64组合在下文中被称为替换栅极堆叠件66。
根据一些实施例，如图8所示，替换栅极堆叠件66是凹进的，之后在对应的栅电极64上选择性沉积金属层68。金属层68具有比替换栅极堆叠件66中的至少一些(或全部)材料更低的电阻率，并且可以帮助降低电阻。根据可选实施例，跳过金属层68的形成。
图8进一步示出了自对准硬掩模70的形成。根据一些实施例，自对准硬掩模70由不含氧的材料形成，并且可以由氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)形成或者包括氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)等。可以使用CVD、ALD、PECVD、PVD等来沉积自对准硬掩模70。
图9示出了源极/漏极接触插塞74的形成，源极/漏极接触插塞74也被称为下部源极/漏极接触插塞。源极/漏极硅化物区72通过硅化工艺形成，其中金属层(例如钛层或钴层)用于与对应的下面的外延区52反应以形成硅化物层。源极/漏极接触插塞74中的每个可以包括阻挡层，阻挡层可以是金属氮化物层，诸如氮化钛层或氮化钽层。源极/漏极接触插塞74还可以包括在阻挡层上方的金属材料。金属材料可以由钨、钴、铝等或其合金形成或者包括钨、钴、铝等或其合金。然后执行诸如CMP工艺或机械研磨工艺的平坦化工艺以去除金属层、阻挡层和金属材料的部分，这些层的剩余部分形成源极/漏极接触插塞74。因此形成了可以包括FinFET 76A、FinFET 76B和FinFET 76C的FinFET 76。
根据一些实施例，如图10所示，沉积隔离层78。对应的工艺在图21所示的工艺流程200中被示为工艺220。应当理解，隔离层78及其下面的结构仅是示例，可以形成不同的结构，这也在本公开的范围内。例如，可以不形成自对准硬掩模70，并且可以将隔离层78形成为向下延伸以接触金属层68的共形层。根据这些实施例，可以将隔离层78沉积为共形层或者接近共形层，例如厚度变化小于最厚部分的厚度的30％，最厚部分很可能是ILD 60的顶面上的水平部分。
图11示出了蚀刻停止层(ESL)80和电介质层(ILD)82的形成。对应的工艺在图21所示的工艺流程200中被示为工艺222。蚀刻停止层80可以由氮化铝、氧化铝、氮化硅、碳化硅、氧氮化硅、碳氮化硅、氧碳氮化硅等或其多层形成，或者可以包括氮化铝、氧化铝、氮化硅、碳化硅、氧氮化硅、碳氮化硅、氧碳氮化硅等或其多层，并且可以使用诸如CVD、ALD等的沉积方法来形成。ILD 82可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)等。ILD 82可以使用旋涂、FCVD等来形成，或者通过诸如PECVD或LPCVD的沉积工艺来形成。
接下来，形成栅极接触插塞84和对接接触件86(其也是栅极接触插塞)。对应的工艺在图21所示的工艺流程200中被示为工艺224。栅极接触插塞84穿透ILD 82、ESL 80、隔离层78和自对准硬掩模70以接触金属层68，并且因此电连接到相应的栅电极64。根据一些实施例，栅极接触插塞84具有从ILD 82的顶面延伸到金属层68的基本上直的边缘。根据可选实施例，栅极接触插塞84包括较宽部分和窄部分，较宽部分和窄部分的边缘形成台阶。根据这些实施例，隔离层78可以防止栅极接触插塞84桥接到相邻的下部源极/漏极接触插塞74，并且可以减少其间的泄漏电流。
体接触件86用于连接FinFET 76B的源极/漏极接触件插塞74和栅极堆叠件66。栅极接触插塞84和体接触件86可以共享一些形成工艺，而一些其他工艺是不同的，使得体接触件86的较宽的上部部分也穿透隔离层78以接触FinFET 76B的源极/漏极接触插塞74，而栅极接触插塞84的较宽的上部部分停止在隔离层78上。
根据一些实施例，栅极接触插塞84和对接接触件86中的每个包括共形的阻挡层和在阻挡层上方的金属材料。阻挡层可以由TiN、TaN、Ti、Ta等形成或者包括TiN、TaN、Ti、Ta等。金属材料可以由钨、钴、铝、其合金等形成或者包括钨、钴、铝、其合金。根据可选实施例，栅极接触插塞84和对接接触件86是无阻挡的，并且可以由诸如钨、钴、铝或其合金的均质材料形成或者包括诸如钨、钴、铝或其合金的均质材料。
参考图12，沉积ESL 88。ESL 88是包括两个或更多个子层的复合层，其中子层中的相邻子层由不同材料形成。子层可以由氮化物、硅碳基材料、碳掺杂氧化物、氧掺杂碳化物、含金属电介质等形成或者包括氮化物、硅碳基材料、碳掺杂氧化物、氧掺杂碳化物、含金属电介质等。根据一些实施例，ESL 88包括由氧化铝形成或者包括氧化铝的子层88A和由SiOC形成或者包括SiOC的子层88B。根据可选实施例，ESL 88包括由氧化铝形成或者包括氧化铝的子层88A、由SiOC形成或者包括SiOC的子层88B、以及由氧化铝形成或者包括氧化铝的上覆子层(未示出)。上部子层88B也可以由氧化硅、氮化硅等形成，而下部子层88A也可以由诸如氧化锆的其他金属氧化物形成。
图12到图15示出了双重图案化工艺以限定彼此靠近的通孔的图案。图12和图13示出了第一通孔开口的形成。对应的工艺在图21所示的工艺流程200中被示为工艺226。如图12所示，形成蚀刻掩模90，蚀刻掩模90可以是三层。蚀刻掩模90可以包括底层90BL(有时也称为下部层)、位于底层90BL上方的中间层90ML和位于中间层90ML上方的顶层90TL(有时也称为上部层)。
根据一些实施例，底层90BL由含碳材料(通过CVD)形成，并且顶层90TL由光刻胶(通过旋涂)形成，光刻胶可以包括有机材料或无机材料。底层90BL可以是结晶的光刻胶或交联的光刻胶。中间层90ML可以由混合无机含硅材料形成，混合无机含硅材料可以是氮化物(诸如氮化硅)、氧氮化物(诸如氧氮化硅)、氧化物(诸如氧化硅)等。中间层90ML也可以是通过CVD沉积的无机膜(诸如硅)。图案化顶层90TL以形成开口92，开口92用于在后续工艺中限定通孔开口。
在后续工艺中，蚀刻中间层90ML和底层90BL以及ESL 88中的上部子层以将开口92延伸到上部层中。开口92停止在ESL 88的下部子层上。根据其中ESL 88包括两个子层88A和88B而没有更多子层的一些实施例，上部子层是层88B并且下部子层是层88A。根据其中ESL88包括三个或更多个子层的其他实施例，上部层可以是层88B或任何其他上覆子层，并且下部层可以是紧接在上部层下方并且与上部层接触的层。然后去除蚀刻掩模90，并且得到的结构如图13所示。
图14和图15示出了在双图案工艺中形成第二通孔开口。对应的工艺在图21所示的工艺流程200中被示为工艺228。工艺类似于图12和图13中所示的工艺。参照图14，形成蚀刻掩模94，并且蚀刻掩模94包括底层94BL、中间层94ML和顶层94TL。底层94BL、中间层94ML和顶层94TL的材料可以分别类似于底层90BL、中间层90ML和顶层90TL的材料。开口96形成在顶层94TL中。然后开口96向下延伸到ESL 88的上部层(诸如子层88B)，并且停止在ESL 88的下部层(诸如子层88A)上。然后去除蚀刻掩模94。得到的结构如图15所示。
在上部子层88B的蚀刻中并且当子层88B包括SiOC时，示例蚀刻工艺可以利用等离子体来执行，该等离子体是使用在约200瓦和约1,000瓦之间范围内的高频功率、以及在约200瓦和约500瓦之间范围内的低频射频功率产生的。蚀刻室的压力可以在约20mTorr和约80mTorr之间的范围内。在蚀刻期间，晶圆10的温度可以在约0℃和约50℃之间的范围内。示例蚀刻气体可以包括流速在约20sccm和约50sccm之间的范围内的基于CxFy气体、流速低于约100sccm的氮气(N2)、流速在约600sccm和约1,200sccm之间的范围内的氩气、流速低于约100sccm的氢气(H2)和/或流速低于约100sccm的基于CxFy气体。可以在蚀刻工具的顶部电极上施加DC电压以控制C/F比率，并且DC电压可以小于约500伏。
参考图16，执行蚀刻工艺以蚀刻穿透ESL 88的剩余层(包括诸如88A的下部子层)。对应的工艺在图21所示的工艺流程200中被示为工艺230。蚀刻停止在下面的ILD 82上。根据其中下部子层88A包括氧化铝的一些实施例，可以使用包含溶解在去离子水中的NH4F的化学溶液来执行蚀刻。
图17示出了电介质层102(也称为金属间电介质(IMD))的形成。对应的工艺在图21所示的工艺流程200中被示为工艺232。也沉积焊盘层104、硬掩模106和缓冲层108。对应的工艺在图21所示的工艺流程200中被示为工艺234。沟槽110、112和114形成在缓冲层108和硬掩模106中。沟槽110、112和114的形成可以类似于图14和图15中所示的工艺，例如使用多层硬掩模。形成工艺不再详细讨论。
根据一些实施例，电介质层102由具有低于约3.0或低于约3.5的电介质常数(k值)的低k电介质材料形成。电介质层102可以由Black Diamond(应用材料公司的注册商标)、含碳低k电介质材料、氢硅酮硅氧烷(HSQ)、甲基硅酮硅氧烷(MSQ)等形成或者包括BlackDiamond、含碳低k电介质材料、氢硅酮硅氧烷(HSQ)、甲基硅酮硅氧烷(MSQ)等。根据一些实施例，电介质层102的形成包括沉积含致孔剂的电介质材料，然后进行固化工艺以驱除致孔剂，并且因此剩余的电介质层102是多孔的。焊盘层104和缓冲层108可以由氧化硅、碳氧化硅等形成或者包括氧化硅、碳氧化硅等。硬掩模106可以由诸如氮化钛、氮化硼等的金属氮化物、金属氧化物等形成或者包括诸如氮化钛、氮化硼等的金属氮化物、金属氧化物等。
沟槽110、112和114形成在缓冲层108和硬掩模106中。形成可以通过使用与蚀刻掩模94(图14)类似的图案化的蚀刻掩模(未示出)来执行。
接下来，使用图案化的硬掩模106蚀刻下面的焊盘层102和电介质层102。对应的工艺在图21中所示的工艺流程200中被示为工艺236。蚀刻是各向异性的，并且通过蚀刻停止层88的下部子层88A停止。根据其中电介质层102包括氧化物的一些实施例，蚀刻可以使用诸如C2F6、CF4、CH2F2的含碳和氟(CxFy)气体等或其组合来执行。也可以使用其他气体，诸如氟(F2)，氯(Cl2)，氯化氢(HCl)，溴化氢(HBr)，溴(Br2)，C2F6，CF4，SO2，HBr、Cl2和O2的混合物或者HBr、Cl2、O2的混合物，以及CH2F2等。
蚀刻可以利用等离子体来执行，该等离子体是使用在约200瓦和约1,000瓦之间范围内的高频功率、以及在约200瓦和约500瓦之间范围内的低频射频功率产生的。蚀刻室中的压力可以在约20mTorr和约80mTorr之间的范围内。在蚀刻期间，晶圆10的温度可以在约0℃和约80℃之间的范围内。例如，示例蚀刻气体可以包括流速在约20sccm和约50sccm之间的范围内的基于CxFy的气体、流速低于约100sccm的氮气(N2)、流速在约600sccm和约1,200sccm之间的范围内的氩气、流速低于约100sccm的氢气(H2)和/或流速低于约100sccm的基于CHxFy气体。可以施加DC电压以控制C/F比率，并且DC电压可以低于约500伏。在蚀刻工艺之后，去除剩余的焊盘层104、硬掩模106和缓冲层108，得到的结构如图18所示。
在如图18所示的蚀刻中，沟槽110、112和114的向下延伸通过ESL 88的子层88A停止。另一方面，在沟槽114下方，在前面的段落中形成了通孔开口92和94。因此，ILD 82、蚀刻停止层80和隔离层78被蚀刻穿透，使得下面的源极/漏极接触插塞74暴露于通孔开口92和96。
参考图19，执行附加的蚀刻工艺以蚀刻ESL 88的子层88A。蚀刻可以是各向异性的或者各向同性的，并且可以是干蚀刻或者湿蚀刻。结果，栅极接触插塞84和对接接触件86也分别暴露于沟槽110和112。
参考图20，形成金属线120、122和124以及通孔126。金属线124和通孔126形成双镶嵌结构。金属线120和122形成为具有单镶嵌结构。对应的工艺在图21所示的工艺流程200中被示为工艺238。形成工艺可以包括将导电材料填充到沟槽和通孔开口中，并且执行诸如CMP工艺或机械研磨工艺的平坦化工艺以去除过量的导电材料。金属线120、122和124以及相同层中的其他金属线被统称为底部金属层或M0。金属线120、122和124以及通孔126中的每个可以包括扩散阻挡层128和扩散阻挡层128上方的金属材料130。扩散阻挡层128可以由氮化钛、氮化钽、钛、钽等形成或者包括氮化钛、氮化钽、钛、钽。金属材料130可以包括铜、钌、钨、钴或其合金。
在随后的工艺中，在图20所示的结构上形成更多的上覆电介质层和对应的双镶嵌结构。上覆的双镶嵌结构的通孔可以与金属线120、122和124接触。相应的电介质层可以由低k电介质层形成。
在如图20所示的结构中，形成双镶嵌结构124/126(可以包括铜)以接触下部接触插塞74。双镶嵌结构中的通孔可以充当上部接触插塞。通孔126也与栅极接触插塞84和对接接触件86处于相同层级(在相同ILD 82中)处，栅极接触插塞84和对接接触件86是使用单镶嵌工艺形成的，因为这些部件向下延伸很深并且具有高纵横比，使得难以在用于形成金属线120和122的相同(双)镶嵌工艺中形成这些部件。在栅极接触插塞84和对接接触件86上方并且接触栅极接触插塞84和对接接触件86的金属线120和122是使用单镶嵌工艺形成的。因此，ILD 82和电介质层102中的部件具有混合的双镶嵌和单镶嵌结构。
本公开的实施例具有一些有利特征。通过采用双镶嵌结构，上部接触插塞和上覆金属线之间不形成界面。此外，铜可用于替代其他电阻率较高的材料(诸如钨)。因此，双镶嵌结构的电阻低于使用单镶嵌结构的情况。此外，在双镶嵌结构的形成中，在形成沟槽之前形成通孔图案。因此，在通孔开口的形成中，不会损坏金属硬掩模。作为比较，如果先形成沟槽开口，无论是套刻移位还是通孔图案与金属硬掩模的边缘重叠，金属硬掩模将被损坏。本公开的实施例因此具有改进的工艺窗口。
根据一些实施例，一种形成晶体管结构的方法包括：形成包括源极/漏极区和栅电极的晶体管；形成位于源极/漏极区上方并且电连接到源极/漏极区的源极/漏极接触插塞；在源极/漏极接触插塞上方形成第一层间电介质；在第一层间电介质上方形成蚀刻停止层；蚀刻蚀刻停止层以形成第一通孔开口；在第一层间电介质上方形成第二层间电介质；执行刻蚀工艺，使得第二层间电介质被刻蚀以形成沟槽，并且刻蚀停止层中的第一通孔开口延伸到第一层间电介质中以露出源极/漏极接触插塞；以及在共同的工艺中填充沟槽和第一通孔开口以分别形成金属线和通孔。
在一个实施例中，蚀刻停止层包括下部子层和位于下部子层上方的上部子层，并且该方法还包括：执行第一蚀刻工艺以在上部子层中形成第一通孔开口，其中，第一蚀刻工艺通过下部子层停止；执行第二蚀刻工艺以在上部子层中形成第二通孔开口，其中，第二蚀刻工艺通过下部子层停止；和在蚀刻工艺之前，执行第三蚀刻工艺以将第一通孔开口和第二通孔开口延伸到下部子层中。在一个实施例中，在形成金属线和通孔之后，下部子层和上部子层均被保留。在一个实施例中，下部子层包括氧化铝，并且上部子层包括氮氧化硅。在一个实施例中，第三蚀刻工艺停止在第一层间电介质上。
在一个实施例中，该方法还包括位于栅电极上方并连接到栅电极的栅极接触插塞，其中，蚀刻停止层位于栅极接触插塞和第一层间电介质上方并且接触栅极接触插塞和第一层间电介质。在一个实施例中，栅极接触插塞延伸到位于栅电极的相对侧上的栅极间隔件之间的区域中。在一个实施例中，栅极接触插塞是对接接触件，并且对接接触件位于栅电极上方并且连接到栅电极，并且其中，蚀刻停止层位于对接接触件和第一层间电介质上方并且接触对接接触件和第一层间电介质。在一个实施例中，该方法还包括：在形成金属线和通孔的共同的工艺中，形成位于栅极接触插塞上方并且接触栅极接触插塞的附加金属线。在一个实施例中，该方法还包括还包括形成第三层间电介质，其中，源极/漏极接触插塞位于第三层间电介质中，并且形成源极/漏极接触插塞包括平坦化工艺以使源极/漏极接触插塞的顶面与第三层间电介质的顶面齐平。
根据一些实施例，一种晶体管结构结构包括：晶体管，包括源极/漏极区和位于源极/漏极区的侧面上的栅电极；源极/漏极硅化物区，位于源极/漏极区上方并且电连接到源极/漏极区；源极/漏极接触插塞，位于源极/漏极硅化物区上方并且接触源极/漏极硅化物区；栅极接触插塞，位于栅电极上方并且连接到栅电极；第一层间电介质，位于源极/漏极接触插塞上方；第二层间电介质，位于第一层间电介质上方；以及双镶嵌结构，包括金属线和位于金属线下方的通孔，其中，通孔延伸到第一层间电介质中以与源极/漏极接触插塞物理接触，并且金属线延伸到第二层间电介质中。
在一个实施例中，金属线和通孔其间没有可区分的界面而彼此连续地连接。在一个实施例中，栅极接触插塞包括钨，并且双镶嵌结构包括铜。在一个实施例中，该结构还包括位于第一层间电介质和第二层间电介质之间的蚀刻停止层，其中，蚀刻停止层包括下部子层和在下部子层上方的上部子层，并且其中，金属线穿透蚀刻停止层。在一个实施例中，下部子层包括氧化铝，并且上部子层包括碳氧化硅。在一个实施例中，该结构还包括：附加的栅极堆叠件；附加的源极/漏极接触插塞，位于附加的栅极堆叠件的侧面上；和对接接触件，将附加的栅极堆叠件电连接到附加的源极/漏极接触插塞。
根据一些实施例，一种晶体管结构结构包括：晶体管，包括源极/漏极区和栅电极；第一层间电介质，其中，栅电极的部分位于第一层间电介质中；栅极接触插塞，连接到栅电极，其中，栅极接触插塞的部分延伸而低于第一层间电介质的顶面；第二层间电介质，位于栅极接触插塞上方；第三层间电介质，位于第二层间电介质上方；以及双镶嵌结构，包括金属线和通孔，其中，金属线延伸到第三层间电介质中，并且通孔延伸到第二层间电介质中。
在一个实施例中，该结构还包括蚀刻停止层，其中，蚀刻停止层的底面物理接触栅极接触插塞的顶面和第二层间电介质的顶面。在一个实施例中，金属线和通孔中的每个包括扩散阻挡层和位于扩散阻挡层上方的金属区，其中，金属线和通孔的扩散阻挡层彼此连续地接合。在一个实施例中，栅极接触插塞其中包括钨，并且金属线和通孔包括铜。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替代以及改变。

Claims (10)

1.一种形成晶体管结构的方法，包括：
形成包括源极/漏极区和栅电极的晶体管；
形成位于所述源极/漏极区上方并且电连接到所述源极/漏极区的源极/漏极接触插塞；
在所述源极/漏极接触插塞上方形成第一层间电介质；
在所述第一层间电介质上方形成蚀刻停止层；
蚀刻所述蚀刻停止层以形成第一通孔开口；
在所述第一层间电介质上方形成第二层间电介质；
执行刻蚀工艺，使得所述第二层间电介质被刻蚀以形成沟槽，并且所述刻蚀停止层中的所述第一通孔开口延伸到所述第一层间电介质中以露出所述源极/漏极接触插塞；以及
在共同的工艺中填充所述沟槽和所述第一通孔开口以分别形成金属线和通孔。
2.根据权利要求1所述的方法，其中，所述蚀刻停止层包括下部子层和位于所述下部子层上方的上部子层，并且所述方法还包括：
执行第一蚀刻工艺以在所述上部子层中形成所述第一通孔开口，其中，所述第一蚀刻工艺通过所述下部子层停止；
执行第二蚀刻工艺以在所述上部子层中形成第二通孔开口，其中，所述第二蚀刻工艺通过所述下部子层停止；和
在所述蚀刻工艺之前，执行第三蚀刻工艺以将所述第一通孔开口和所述第二通孔开口延伸到所述下部子层中。
3.根据权利要求2所述的方法，其中，在形成所述金属线和所述通孔之后，所述下部子层和所述上部子层均被保留。
4.根据权利要求2所述的方法，其中，所述下部子层包括氧化铝，并且所述上部子层包括氮氧化硅。
5.根据权利要求2所述的方法，其中，所述第三蚀刻工艺停止在所述第一层间电介质上。
6.根据权利要求1所述的方法，还包括位于所述栅电极上方并连接到所述栅电极的栅极接触插塞，其中，所述蚀刻停止层位于所述栅极接触插塞和所述第一层间电介质上方并且接触所述栅极接触插塞和所述第一层间电介质。
7.根据权利要求6所述的方法，其中，所述栅极接触插塞延伸到位于所述栅电极的相对侧上的栅极间隔件之间的区域中。
8.根据权利要求6所述的方法，其中，所述栅极接触插塞是对接接触件，并且所述对接接触件位于所述栅电极上方并且连接到所述栅电极，并且其中，所述蚀刻停止层位于所述对接接触件和所述第一层间电介质上方并且接触所述对接接触件和所述第一层间电介质。
9.一种晶体管结构，包括：
晶体管，包括源极/漏极区和位于所述源极/漏极区的侧面上的栅电极；
源极/漏极硅化物区，位于所述源极/漏极区上方并且电连接到所述源极/漏极区；
源极/漏极接触插塞，位于所述源极/漏极硅化物区上方并且接触所述源极/漏极硅化物区；
栅极接触插塞，位于所述栅电极上方并且连接到所述栅电极；
第一层间电介质，位于所述源极/漏极接触插塞上方；
第二层间电介质，位于所述第一层间电介质上方；以及
双镶嵌结构，包括金属线和位于所述金属线下方的通孔，其中，所述通孔延伸到所述第一层间电介质中以与所述源极/漏极接触插塞物理接触，并且所述金属线延伸到所述第二层间电介质中。
10.一种晶体管结构，包括：
晶体管，包括源极/漏极区和栅电极；
第一层间电介质，其中，所述栅电极的部分位于所述第一层间电介质中；
栅极接触插塞，连接到所述栅电极，其中，所述栅极接触插塞的部分低于所述第一层间电介质的顶面延伸；
第二层间电介质，位于所述栅极接触插塞上方；
第三层间电介质，位于所述第二层间电介质上方；以及
双镶嵌结构，包括金属线和通孔，其中，所述金属线延伸到所述第三层间电介质中，并且所述通孔延伸到所述第二层间电介质中。
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