TW202318487A - 半導體結構的製造方法 - Google Patents

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Abstract

一種半導體結構的製造方法包括在一晶圓上形成一虛置閘極氧化物,其中上述虛置閘極氧化物形成在上述晶圓中的一突出的半導體鰭部的一側壁上和一頂表面上,其中形成上述虛置閘極氧化物包括在一沉積腔室中進行一電漿輔助化學氣相沉積製程,此電漿輔助化學氣相沉積製程包括將一射頻功率施加至上述晶圓下方的一導電板;在上述虛置閘極氧化物的上方形成一虛置閘極電極;去除上述虛置閘極電極以及上述虛置閘極氧化物,以在相對的閘極間隔物之間形成一溝槽;以及在上述溝槽中形成一替換閘極。

Description

半導體結構的製造方法
本發明實施例內容是有關於一種半導體結構的製造方法,特別是有關於一種具有非共形的閘極氧化物的半導體結構的製造方法。
電晶體是積體電路中的基本建構元件。在積體電路的先前的發展中,已經形成有鰭式場效電晶體(Fin Field-Effect Transistors;FinFETs) 以取代平面式電晶體(planar transistors)。在鰭式場效電晶體的形成中,是形成半導體鰭部(semiconductor fins),並且在半導體鰭部(semiconductor fins)上形成虛置閘極(dummy gates)。虛置閘極的形成可以包括沉積一虛置層,例如一多晶矽層,然後將虛置層圖案化為虛置閘極。閘極間隔物(gate spacers)是形成在虛置閘極堆疊的側壁上。然後,去除虛置閘極堆疊以在閘極間隔物之間形成溝槽(trenches)。然後,在此些溝槽中形成替換閘極(replacement gates)。
根據本揭露的一些實施例,提供一種半導體結構的製造方法,此方法包括形成高於隔離區域(isolation regions)的一突出的半導體鰭部;在上述突出的半導體鰭部上沉積一虛置閘極介電層(dummy gate dielectric layer),其中上述虛置閘極介電層包括:一頂部部分(top portion),與上述突出的半導體鰭部重疊;以及一側壁部分(sidewall portion),位於上述突出的半導體鰭部的一側壁上,其中上述頂部部分比上述側壁部分更厚;在上述虛置閘極介電層上方沉積一虛置閘極電極層(dummy gate electrode layer);圖案化上述虛置閘極電極層,其中上述虛置閘極電極層的一留下部分是形成一虛置閘極堆疊(dummy gate stack)的一虛置閘極電極(dummy gate electrode);在上述虛置閘極堆疊的相對側壁上形成閘極間隔物(gate spacers);去除上述虛置閘極電極以形成一溝槽(trench);去除暴露於上述溝槽的上述虛置閘極介電層的一部分;以及在上述溝槽中形成一替換閘極堆疊(replacement gate stack)。
根據本揭露的一些實施例,再提供一種半導體結構的製造方法,此方法包括在一晶圓上形成一虛置閘極氧化物(dummy gate oxide),其中上述虛置閘極氧化物形成在上述晶圓中的一突出的半導體鰭部的一側壁上和一頂表面上,其中形成上述虛置閘極氧化物包括在一沉積腔室中進行一電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition;PECVD)製程,此電漿輔助化學氣相沉積製程包括將一射頻(radio frequency;RF)功率施加至上述晶圓下方的一導電板(conductive plate);在上述虛置閘極氧化物的上方形成一虛置閘極電極(dummy gate electrode);去除上述虛置閘極電極以及上述虛置閘極氧化物,以在相對的閘極間隔物(gate spacers)之間形成一溝槽(trench);以及在上述溝槽中形成一替換閘極(replacement gate)。
根據本揭露的一些實施例,又提供一種半導體結構的製造方法,此方法包括去除一虛置閘極電極(dummy gate electrode),以在閘極間隔物(gate spacers)的相對部分之間形成一溝槽(trench),其中在上述虛置閘極電極下方的一虛置閘極介電質(dummy gate dielectric)係暴露出來,並且其中在虛置閘極介電質具有一頂部部分和一側壁部分,上述側壁部分比起上述頂部部分更薄;對上述閘極間隔物的上述相對部分進行一電漿氧化製程(plasma oxidation process);在上述電漿氧化製程之後,去除上述虛置閘極介電質;以及在上述溝槽中形成一替換閘極堆疊(replacement gate stack)。
以下內容提供了很多不同的實施例或範例,用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下,以簡化本發明實施例。當然,這些僅僅是範例,並非用以限定本發明實施例。舉例來說,敘述中若提及一第一部件形成於一第二部件之上方或位於其上,可能包含上述第一部件和第二部件直接接觸的實施例,也可能包含額外的部件形成於上述第一部件和上述第二部件之間,使得第一和第二部件不直接接觸的實施例。另外,本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的,其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者,文中可能使用空間上的相關用語,例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語,以便描述如圖所示之一個元件或部件與其他的元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外,也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位),則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
根據一些實施例,提供了一種非共形的覆蓋層(non-conformal capping layer)及其形成方法。根據一些實施例示出了形成非共形的覆蓋層的一些中間階段,以及將其用於形成一鰭式場效電晶體(FinFET)的中間階段。文中亦討論了一些實施例的一些變化。這些實施例也可以應用於要形成非共形層(non-conformal layers)的其他實施例,這可能是、或者可能不是在鰭式場效電晶體(FinFET)製程中。本文所討論的實施例是為了提供示例以實現或使用本揭露的主題,並且本領域普通技術人員將可容易理解,在保持在不同實施例的預期範圍內的同時,可以對實施例進行的修改。在各個視圖和說明性的實施例中,相同的附圖標記可用於表示相同的元件。再者,儘管可以將方法的實施例討論為以一特定順序進行,但是其他方法的實施例也可以用任何的邏輯順序進行。
第1-3圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第6C圖、第7-9圖、第10A圖、第10B圖、第11A圖、第11B圖、第12圖、第13圖、第14A圖、第14B圖、第14C圖和第15圖是根據本揭露的一些實施例,形成一鰭式場效電晶體(FinFET)的中間階段的剖面圖和透視圖。相應的製程也示意性地反應在製程流程200中,如第17圖所示。
在第1圖中,提供了一基底20。基底20可以是一半導體基底,例如一塊狀半導體(bulk semiconductor)基底、一絕緣層上覆半導體(semiconductor-on-insulator;SOI)基底、或其類似物,其可以是已摻雜(例如摻雜有p型摻雜物或n型摻雜物)或者是未摻雜的基底。基底20可以是晶圓10的一部份,例如一矽晶圓的一部份。一般而言,一絕緣層上覆半導體(SOI)基底是將一層半導體材料形成在一絕緣層上。此絕緣層可以例如為一埋入式的氧化物(buried oxide;BOX)層、一氧化矽層、或類似物。將上述絕緣層形成於一基底上,上述基底通常是一矽基底或一玻璃基底。亦可使用其他基底,例如一多層基底或是一漸變(gradient)基底。在一些實施例中,基底20的半導體材料可包含:矽;鍺;一化合物半導體(compound semiconductor),包含碳摻雜矽(carbon-doped silicon)、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦;一合金半導體(alloy semiconductor),包含矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)以及/或砷磷化鎵銦(GaInAsP);或上述材料之組合。
進一步參照第1圖,在基底20中形成一井區22。相應的製程在如第17圖所示的製程流程200中被示為製程202。根據本揭露的一些實施例,井區22是通過將一p型雜質佈植到基底20中而形成的一p型井區(p-type well region),p型雜質例如是硼、銦、或其類似物。根據本揭露的其他實施例,井區22是通過將一n型雜質植入到基底20中而形成的一n型井區(n-type well region),n型雜質例如是磷、砷、銻、或其類似物。所得井區22可以延伸到基底20的頂表面。n型雜質或p型雜質的濃度可以等於或小於10 18cm -3,例如在約10 17cm -3和約10 18cm -3之間的範圍內。
參照第2圖,隔離區域24形成於基底中,且從基底20的頂表面延伸到基底20內。隔離區域24在下文中可替代性的稱為淺溝槽隔離(shallow trench isolation;STI)區域。相應的製程在如第17圖所示的製程流程200中被示為製程204。在相鄰的淺溝槽隔離(STI)區域24之間的基底20的部分被稱為半導體帶(semiconductor strips)26。為了形成淺溝槽隔離區域24,襯墊氧化層(pad oxide layer)28和硬質遮罩層(hard mask layer)30形成在半導體基底20上,然後圖案化襯墊氧化層28和硬質遮罩層30。襯墊氧化層28可以是由氧化矽形成的一薄膜。根據本揭露的一些實施例,襯墊氧化層28是以一熱氧化製程(thermal oxidation process)形成,其中半導體基底20的一頂表面層被氧化。襯墊氧化層28做為半導體基底20和硬質遮罩層30之間的一黏著層(adhesion layer)。襯墊氧化層28還可以充當用於蝕刻硬質遮罩層30的一蝕刻停止層(etch stop layer)。根據本揭露的一些實施例,硬質遮罩層30由氮化矽形成,例如,使用低壓化學氣相沉積(low-pressure chemical vapor deposition;LPCVD)氮化矽而形成。根據本揭露的其他實施例,硬質遮罩層30通過矽的熱氮化(thermal nitridation)或是電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition;PECVD)而形成。在硬質遮罩層30上形成一光阻(photoresist)(未示出),然後對此光阻進行圖案化。之後,使用圖案化的光阻作為一蝕刻遮罩(etching mask),以對硬質遮罩層30進行圖案化,以形成如第2圖所示的硬質遮罩(hard masks)30。
接下來,圖案化的硬質遮罩30做為一蝕刻遮罩,以蝕刻襯墊氧化層28和基底20,隨後用一種或多種介電材料(dielectric material(s))填充基底20中的所得溝槽(trenches)。進行一平坦化製程(planarization process),例如一化學機械研磨(chemical mechanical polish;CMP)製程或是一機械研磨製程(mechanical grinding process),以去除介電材料的過量部分,並且介電材料的留下方部分分是淺溝槽隔離(STI)區域24。淺溝槽隔離(STI)區域24可以包括一襯裡介電質(liner dielectric)(未示出),其可以是通過對一基底20的一表面層進行熱氧化而形成的一熱氧化物(thermal oxide)。襯裡介電質還可以是沉積的氧化矽層、氮化矽層、前述之類似層或是其他合適的層,並且可以使用例如原子層沉積(atomic layer deposition;ALD)、高密度等離子化學氣相沉積(high-density plasma chemical vapor deposition;HDPCVD)或是化學氣相沉積(CVD)而形成。淺溝槽隔離(STI)區域24還可以包括在襯墊氧化物上方的一介電材料,其中可以使用流動式化學氣相沉積(flowable chemical vapor deposition;FCVD)、旋轉塗佈(spin-on coating)法或其他類似方法來形成上述介電材料。根據一些實施例,在襯墊介電質上方的介電材料可以包括氧化矽。
硬質遮罩層30的頂表面和淺溝槽隔離(STI)區域24的頂表面可以彼此大致上齊平。半導體條26位於相鄰的淺溝槽隔離(STI)區域24之間。根據本揭露的一些實施例,半導體條26是原本基底20的一部分,因此半導體條26的材料與基底20的材料相同。在本揭露的一些其他實施例中,半導體條26是通過蝕刻淺溝槽隔離(STI)區域24之間的基底20的部分以形成凹部(recesses),並且進行一磊晶製程,以在凹部中再生長其他的半導體材料而形成的替換條(replacement strips)。因此,半導體條26是由不同於基底20的半導體材料所形成。根據一些實施例,半導體條26是由矽鍺、碳化矽、或是III-V族化合物半導體材料(III-V compound semiconductor material)所形成。
參照第3圖,使淺溝槽隔離(STI)區域24下凹。因而使半導體條26的頂部部分突出而高於淺溝槽隔離(STI)區域24的其餘部分的頂表面24T,而形成突出的鰭部(protruding fins)36。相應的製程在如第17圖所示的製程流程200中被示為製程206。使淺溝槽隔離區域24下凹的蝕刻步驟可使用一乾式蝕刻製程(dry etching process)來施行,其中例如使用HF 3與NH 3作為蝕刻氣體。在上述蝕刻製程中,可產生電漿。亦可於上述蝕刻製程中加入氬(Argon)。根據本揭露提出的其他一些實施例中,可使用一溼式蝕刻製程(wet etch process)來進行淺溝槽隔離區域24的凹陷,其蝕刻劑可包含例如氫氟酸(HF)。淺溝槽隔離(STI)區域24的頂表面和底表面分別稱為24T和24B。
在上述實施例中,可以通過任何合適的方法對鰭部進行圖案化。舉例而言,可使用一或多道光學微影製程將鰭部圖案化,光學微影製程包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言,雙重圖案化或多重圖案化製程結合光學微影技術與自對準(self-aligned)製程,這使得所形成的圖案的節距(pitch)小於使用單一或直接的光學微影製程所獲得的圖案的節距。例如,在一實施例中,形成一犧牲層於基底之上,並且使用光學微影製程使犧牲層圖案化。使用自對準製程形成間隔物(spacers)於犧牲層旁邊。接著移除犧牲層,且使用留下的間隔物或芯軸(mandrels)對鰭部進行圖案化。
參照第4A圖、第4B圖、第5A圖、第5B圖、第5C圖、第5D圖、第6A圖、第6B圖和第6C圖示出了根據一些實施例的虛置閘極堆疊(dummy gate stack)45的形成。第4A圖和第4B圖,非共形的介電層38是形成在突出鰭部36的側壁和頂表面上,以及形成在淺溝槽隔離(STI)區域24的頂表面上。相應的製程在如第17圖所示的製程流程200中被示為製程208。第4B圖示出如第4A圖所示的垂直剖面4B-4B。根據本揭露的一些實施例,非共形的介電層38是使用一沉積製程形成,此沉積製程可以包括電漿輔助化學氣相沉積(PECVD)、電漿輔助原子層沉積(Plasma Enhanced Atomic Layer Deposition;PEALD)、或類似的沉積製程,同時調整製程條件,以實現非共形的介電層38的廓形。根據一些實施例,前驅物(precursors)可包括矽烷、氨基矽烷(aminosilanes)、二仲丁基氨基矽烷(di-sec-butylaminosilane;DSBAS)、雙(叔丁基氨基)矽烷(bis(tert-butylamino)silane;BTBAS)、其類似物、或前述材料的組合以做為矽源氣體(silicon source gas)。一氧化劑(oxidizing agent),例如臭氧(O 3)、氧氣(O 2)、其類似物、或前述的組合,也可做為一氧源。非共形的介電層38的材料可以包括氧化矽,而其他的介電材料例如氮化矽、碳氮化矽、氮氧化矽,也可以使用。
當形成在輸入-輸出(Input-Output;IO)裝置區域中時,介電層38可以做為IO電晶體的閘極介電質。另一方面,在一些裝置區域,例如核心裝置區域或記憶體裝置區域,介電層38稍後會被去除,因此介電層38也稱為一虛置非共形的閘極介電層。因此,非共形的介電層38也可稱為虛置閘極介電層38或是IO閘極介電質(或IO氧化物)38。
參照第4B圖,虛置閘極介電層38包括一頂部部分(top portion)38A,此頂部部分38A直接位於突出的鰭部36的上方,此頂部部分的厚度標示為T1。厚度T1可以在對應的突出鰭部36的一中間垂直線(middle vertical line)處進行量測。根據一些實施例,頂部部分38A具有均勻的厚度。例如,如第4B圖所示,厚度T1A、厚度T1B和厚度T1C可以相同,其變化小於大約5%或是小於5%。虛置閘極介電層38還包括側壁部分(sidewall portions)38B位於突出的鰭部36的側壁上,以及包括水平部分(horizontal portions)38C與淺溝槽隔離區域24的頂表面重疊並接觸。水平部分38C的厚度T3可以等於或小於頂部部分的厚度T1,並且可以等於或小於側壁部分38B的厚度T2。例如,當突出的鰭部36彼此非常接近時,可以減少厚度T3,例如,厚度T3可以等於或小於厚度T1。
在第4B圖中,虛置閘極介電層38的側壁部分38B的側壁厚度係表示為T2。根據本揭露的一些實施例,側壁部分38B的厚度T2是在突出的鰭部36的中間高度(middle height)處進行量測,此中間高度是位於突出鰭部36的頂表面和底部之間。頂部部分38A的厚度T1大於側壁部分38B的厚度T2。根據一些實施例,厚度比例(thickness ratio)T1/T2是大於1.0,並且可以大於大約1.1,並且可以進一步在大約1.2至大約2.0之間的範圍內。根據本揭露的一些實施例,頂部部分38A的厚度T1可以在大約16埃(Å)至大約70埃(Å)之間的範圍內。側壁部分38B的厚度T2可以在大約15埃(Å)至大約35埃(Å)之間的範圍內。
第16圖示出了根據一些實施例的一沉積設備(deposition tool)300。沉積設備300可用於選定的沉積製程,例如電漿輔助化學氣相沉積(PECVD)、電漿輔助原子層沉積(PEALD)、或其類似製程,其用於沉積虛置閘極介電層38。沉積設備300包括被配置為維持一真空環境的腔室(chamber)302、電子夾盤(electronic-chuck;E-Chuck)304以及頂板(top plate)306。晶圓10可具有第3圖所示的結構,且晶圓10被放置並固定在電子夾盤304上。線圈(coil)312的一部分可放置在頂板306上方。線圈312可以提供射頻功率(radio frequency (RF) power)以從腔室302中的製程氣體(process gases)產生電漿。射頻產生器(RF generator)308連接到線圈312,並被配置為產生射頻功率以饋送到線圈312。射頻匹配單元(RF matching unit)310連接於射頻產生器308和線圈312之間,並且用於將腔室302(和線圈312)的阻抗(impedance)與射頻產生器308的阻抗匹配。射頻產生器308可以電性接地。根據一些實施例,射頻產生器308產生一電流/功率(power/current),此電流/功率是具有在射頻範圍內或微波範圍內的頻率。例如,射頻功率的頻率可以是13.56MHz,但是也可以使用不同的頻率。根據一些實施例,由射頻產生器308提供的功率可以低於大約100瓦特(watts)。
電子夾盤(E-chuck)304可以電性連接到射頻產生器(RF generator)318,例如,通過射頻匹配單元320電性連接。根據一些實施例,電子夾盤304(或者電子夾盤304下方的一底板(bottom plate))連接到射頻產生器308。電子夾盤304和底板(如果有的話)兩者在下文中稱為導電板(conductive plates)。射頻匹配單元320被配置為將電子夾盤304的負載阻抗(impedance of the loading)與射頻產生器318的阻抗相匹配。射頻產生器308的一端直接連接 (或者通過其間的其他設備間接的電性耦合)至電性接地。根據一些實施例,射頻產生器318產生具有一頻率的功率/電流,且此頻率在射頻範圍或微波範圍內。例如,電流的頻率可以是13.56MHz,然而也可以使用不同的頻率。射頻產生器318所產生的功率的頻率可以等於、高於或是低於射頻產生器308所產生的功率的頻率。射頻產生器318還被配置為具有一可調節的輸出功率。根據一些實施例,由射頻產生器318所提供的功率PW318是低於大約200瓦特,並且提供的功率可以是在大約10瓦特至大約200瓦特之間的範圍內。以下內容亦以功率PW318表示射頻產生器318所提供的功率。
由於射頻產生器318的一端電性接地,在電子夾盤(E-chuck)304(或在電子夾盤304下方的導電底板)上產生一非接地的偏置電壓(non-ground bias voltage)。根據一些實施例,電子夾盤304上的偏置電壓是一負電壓。偏置電壓的大小與射頻產生器318所提供的功率PW318相關,功率PW318越大,則負偏置電壓的幅度越大。例如,當功率PW318在0瓦特至大約200瓦特之間的範圍內時,偏置電壓的幅度可以在0伏特(volts)至大約100伏特(volts)之間的範圍內。
可以理解的是,如果不採用射頻產生器318並且當電子夾盤304電性接地時,或者採用射頻產生器318但功率PW318為零瓦特時,介電層38的沉積(第4A圖)將介電層38是等向性的(isotropic),並且介電層38可以是具有均勻厚度的一共形層(conformal layer)。隨著功率PW318的增加,非等向性效應(anisotropic effect)被增加至等向性效應中。因此,頂部部分38A(第4B圖)變得比側壁部分38B更厚。非等向性效應隨著功率PW318的增加以及負偏置電壓幅度的增大而變得更強。因此,隨著功率PW318的增加,厚度比例T1/T2也增加。可以理解的是,隨著功率PW318的增加,偏置電壓的增加可能飽和。此外,由於負偏置電壓具有過高的幅度,突出的鰭部36(第4B圖)可能在介電層38的沉積中由於轟擊而損壞。因此,通過選擇合適的功率PW318,可以將功率PW318選擇為低於大約200瓦特,並且可以將厚度比例T1/T2選擇為低於2.0。
根據一些實施例,在虛置閘極介電層38的整個沉積過程中,射頻產生器318提供均勻的功率PW318。根據替代性的實施例,沉積的虛置閘極介電層38的一下方部分(lower portion)是以功率PW318為零瓦特或是一低非零值(low non-zero value)之功率進行沉積。在隨後的沉積中,此下方部分是具有保護下方突出的鰭部36的功能。在沉積虛置閘極介電層38的下方部分之後,將功率PW318增加到一非零值,例如在大約10瓦特至大約200瓦特之間的範圍內,以沉積虛置閘極介電層38的一上方部分(upper portion)。當功率增加時,突出的鰭部36被沉積的虛置閘極介電層38的下方部分所保護。
再根據其他一些替代性的實施例,沉積的虛置閘極介電層38的一下方部分(lower portion)是以零瓦特或一低非零值(low non-zero value)之功率PW318進行沉積,並且隨著厚度T1(第4B圖)的增加,功率PW318亦逐漸增加。功率PW318的增加可以是連續的或是通過多個階段而達成的。隨著沉積的虛置閘極介電層38的下方部分的厚度增加,下方部分所提供的保護也得到改善,而允許使用更高的功率進行沉積而不會對突出的鰭部36造成損壞。
根據本揭露的一些替代性實施例,不使用射頻產生器318和射頻匹配單元320,而是採用一直流電壓源(DC voltage source)330,其負極端連接到電性接地,另一端(正極端)則連接到電子夾盤304。因此,電子夾盤304或是在電子夾盤下方的一導電板(conductive plate)也是處於負偏置電壓,其可以在與射頻產生器318產生的電壓相同的範圍內,例如,前述的負偏置電壓的幅度為在大約0伏特至大約500伏特之間的範圍內。 直流電壓源330也導致虛置介電層38是非共形的。
再返回參照第4A圖和第4B圖,在沉積虛置閘極介電層38之後,可以進行一退火製程(annealing process)。取決於退火的方式,前述的退火製程可以在大約400°C至大約1,000°C之間的範圍內的溫度下進行。虛置閘極介電層38的沉積方法可以包括快速熱退火(Rapid Thermal Annealing)、爐管退火(furnace annealing)、尖峰退火(spike annealing)、或其他類似方法。前述的退火製程可以改善虛置閘極介電層38的品質。
第5A圖和第5B圖示出了虛置閘極電極層42的沉積。相應的製程在如第17圖所示的製程流程200中被示為製程210。第5B圖示出了第5A中的參考剖面5B-5B。虛置閘極電極層42可以由多晶矽(polysilicon)或非晶矽(amorphous silicon)形成,或是包括多晶矽或非晶矽,也可以使用其他材料形成。此形成製程可以包括一沉積製程,隨後進行一平坦化製程(planarization process)。然後,將硬質遮罩層(hard mask layer)44沉積在虛置閘極電極層42上。相應的製程在如第17圖所示的製程流程200中被示為製程212。此硬質遮罩層44可以由氮化矽、氧化矽、氧-碳-氮矽化物(silicon oxy-carbo-nitride)、或多層(multi-layers)的前述材料所形成,或是包括氮化矽、氧化矽、氧-碳-氮矽化物、或多層的前述材料。
第6A圖、第6B圖和第6C圖示出了用於形成虛置閘極堆疊45的圖案化製程。相應的製程在如第17圖所示的製程流程200中被示為製程214。第6A圖和第6B圖示出了根據不同的實施例的結構。根據本揭露的一些實施例,首先對硬質遮罩層44進行圖案化,例如使用一圖案化光阻(patterned photoresist)作為一蝕刻遮罩(etching mask)。所製得的硬質遮罩稱為硬質遮罩(hard masks)44’。然後,使用硬質遮罩44’作為一蝕刻遮罩,以對下方的虛置閘極電極層42進行蝕刻,而形成虛置閘極電極(dummy gate electrodes)42’。使用一非等向性蝕刻製程(anisotropic etching process)進行前述蝕刻。
第6A圖示出了一實施例,其中虛置介電層38的留下部分具有留在淺溝槽隔離(STI)區域24的頂表面上的水平部分(horizontal portions)。第6B圖示出了一實施例,其中虛置介電質層38在淺溝槽隔離(STI)區域24的頂表面上的部分已經被去除。第6C圖示出了第6A圖或第6B圖中的參考剖面6C-6C。在第6C圖中,在淺溝槽隔離(STI)區域24的頂表面上的虛置閘極介電質38’的部分是使用虛線繪示,以表示此些部分可能存在或是可能不存在。而此些硬質遮罩44’、虛置閘極電極42’以及虛置閘極介電質38’(如果已圖案化)可以共同稱為虛置閘極堆疊(dummy gate stacks)45。
可以使用一製程氣體,包括氟氣(F 2)、氯氣(Cl 2)、氯化氫(HCl)、溴化氫(HBr)、溴(Br 2)、六氟乙烷(C 2F 6)、四氟化碳(CF 4)、二氧化矽(SO 2)、或是溴化氫(HBr)、氯氣(Cl 2)和氧氣(O 2)的混合物,或是溴化氫(HBr)、氯氣(Cl 2)、氧氣(O 2)和二氟甲烷(CH 2F 2)等的混合物,來進行虛置閘極電極層42的蝕刻,前述虛置閘極電極層42可以是由多晶矽或非晶矽所形成。在虛置閘極電極層42的蝕刻過程中,虛置閘極介電層38是做為一蝕刻停止層(etch stop layer)。虛置閘極介電層38的頂部部分很厚,並且可以做為一硬質遮罩。否則,由於突出的鰭片36可以由與虛置閘極電極層42相同或相似的一材料(例如矽)而形成,當虛置閘極介電層38的頂部部分不夠厚時,如果虛置閘極介電層38被蝕穿,則突出的鰭部36將被嚴重損壞甚至完全的去除。在突出的鰭部36的頂部處,較厚的虛置閘極介電層38為下方突出的鰭部36提供了增強的保護(enhanced protection)。
在虛置閘極介電層38被蝕穿的情況下,由於虛置閘極介電層38的較厚的頂部部分可以使蝕刻穿透延遲,因此也減少了對下方突出鰭片36的損壞。
接著,如第7圖所示,在虛置閘極堆疊45的側壁上形成閘極間隔物(gate spacers)46。相應的製程在如第17圖所示的製程流程200中被示為製程216。根據一些實施例,在本揭露中,閘極間隔物46是由以下一種或多種的介電材料(single-layer structure)所形成,介電材料例如是氮化矽、碳氮化矽,並且可以具有一單層結構或是包括多個介電層的一多層結構(multi-layer structure)。在第7圖中,虛線則用於表示可能存在或者可能不存在的虛置閘極介電層38的部分。
參照第8圖,進行一個(或多個)蝕刻製程,以對於突出的鰭部36進行蝕刻。並且,也蝕刻虛置閘極介電層38的暴露部分。相應的製程在如第17圖所示的製程流程200中被示為製程218。如果在之前的製程中沒有去除虛置閘極介電層38的水平部分,則它們也會被圖案化,以形成虛置閘極介電質38’。圖中的虛線是用來表示虛置閘極介電質38’可以是,或者可以不是,直接在閘極間隔物46的下方延伸。突出的鰭部36的未被虛置閘極堆疊45以及閘極間隔物46覆蓋的部分也被蝕刻。此凹陷可以是非等向性的(anisotropic),因此直接位於虛置閘極堆疊45和閘極間隔物46下方的突出鰭片36的部分則受到保護,並且未被蝕刻。根據一些實施例,凹陷的半導體條26的頂表面可以低於淺溝槽隔離(STI)區域24的頂表面24T。據此,係相應地形成凹部(recesses)50。此些凹部50包括位於虛置閘極堆疊45的相對側(opposite sides)上的一些部分,以及位於突出的鰭部36的留下部分之間的一些部分。在此些凹部50的相對側上可能有、或者可能沒有鰭部間隔物(fin spacers),圖中並未示出此些鰭部間隔物。
接著,通過在此些凹部50中選擇性的生長(通過磊晶生長)一半導體材料,以形成磊晶區域(源極/汲極區域)54,而形成如第9圖中的結構。相應的製程在如第17圖所示的製程流程200中被示為製程220。根據所製得的鰭式場效電晶體(FinFET)是一p型鰭式場效電晶體(FinFET)還是一n型鰭式場效電晶體(FinFET),隨著磊晶製程的進行可以原位的(in-situ)摻雜p型雜質或是n型雜質。例如,當所製得的鰭式場效電晶體(FinFET)是一p型鰭式場效電晶體時,可以生長硼化矽鍺(silicon germanium boron;SiGeB)、硼化矽(silicon boron;SiB)、或其類似物。相反的,當所製得的鰭式場效電晶體(FinFET)是一n型鰭式場效電晶體時,可以生長磷化矽(silicon phosphorous;SiP)、碳磷化矽 (silicon carbon phosphorous;SiCP)等。根據本揭露的一些替代性的實施例,磊晶區域54包括III-V族化合物半導體,例如砷化鎵(GaAs)、InP、氮化鎵(GaN)、砷化铟鎵(InGaAs)、砷化铟鋁(InAlAs)、銻化鎵(GaSb)、銻化鋁(AlSb)、砷化鋁(AlAs)、磷化鋁(AlP)、磷化鎵(GaP)、上述材料的組合、或是上述材料形成的多層結構。
在此些凹部50被磊晶區域54填滿之後,磊晶區域54的進一步磊晶生長會導致磊晶區域54的水平擴展,而可能形成刻面(facets)。磊晶區域54的進一步生長也可能導致相鄰的磊晶區域54彼此合併(merge)。可能有空隙(voids)(氣隙(air gaps))56產生。根據本揭露的一些實施例,磊晶區域54的形成可以在磊晶區域54的頂表面仍然是波浪狀時完成,或者是在合併的磊晶區域54的頂表面變得平坦時完成,這可通過在磊晶區域54上進一步生長而實現,如第9圖所示。
在磊晶步驟之後,磊晶區域54可以進一步佈植p型雜質或是n型雜質,以形成源極和汲極區域,此些源極和汲極區域也使用附圖標記54表示。根據本發明的一些替代實施例,在磊晶過程中,當磊晶區域54原位摻雜(in-situ)p型雜質或n型雜質時,可以省略佈植步驟(implantation step)。
第10A圖示出了在形成接觸蝕刻停止層(contact etch stop layer;CESL)58和層間介電質(inter-layer dielectric;ILD)60之後的結構的透視圖。相應的製程在如第17圖的製程流程200中被示為製程222。接觸蝕刻停止層58可以由氧化矽、氮化矽、氮碳化矽、或其類似物而形成,並且可以使用化學氣相沉積(CVD)、原子層沉積(ALD)、或其類似方法而形成。層間介電質(ILD)60可以包括一介電材料(dielectric material),並且通過使用例如流動式化學氣相沉積(FCVD)、旋轉塗佈法(spin-on coating)、化學氣相沉積、或其他沉積方式而形成。層間介電質(ILD)60可以採用一含氧介電材料(oxygen-containing dielectric material)而形成,其可以是矽氧類材料,例如四乙氧基矽烷(tetra ethyl ortho silicate;TEOS)氧化物、磷矽玻璃(phospho-silicate glass;PSG)、硼矽玻璃(boro-silicate glass;BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass;BPSG)、或其他類似材料而形成。可以進行一平坦化步驟,例如化學機械研磨(CMP)製程或是一機械研磨(mechanical grinding)製程,以使層間介電質60、虛置閘極堆疊45以及閘極間隔物46的頂表面彼此互相齊平。第10B圖繪示如第10A圖所示的剖面10B-10B。如第10B圖所示,直接位於閘極間隔物46下方的虛置閘極介電質38’的部分被以虛線繪示,以表示這些部分可能是存在的、或可能是不存在的。
然後,去除硬質遮罩44'以及虛置閘極電極42’,在閘極間隔物46之間形成溝槽(trenches)62,如第11A圖和第11B圖所示。相應的製程在如第17圖所示的製程流程200中被示為製程224。第11B圖示出了如第11A圖所示的參考剖面11B-11B。根據一些實施例,類似於第6A圖和第6B圖中所示的圖案化製程,虛置閘極電極42’的去除是使用一非等向性蝕刻製程(isotropic etching process)來進行。根據一些替代性的實施例,使用一非等向性蝕刻製程來去除虛置閘極電極42’,此非等向性蝕刻製程可以是一濕式蝕刻製程或一乾式蝕刻製程。在虛置閘極電極42’的蝕刻製程中,如果虛置閘極電極42’被過早地蝕穿,則虛置閘極介電質38’的頂部部分具有增加的厚度則可以保護突出的鰭部36,使鰭部36在蝕刻去除虛置閘極電極42’的期間可以避免受到不希望的損壞。在去除虛置閘極電極42’之後,虛置閘極介電質38’則通過溝槽(trenches)62而暴露出來。
根據一些實施例,閘極間隔物46可以包括外側部分(outer portions)46A和內側部分(inner portions)46B(第11B圖),且內側部分46B和外側部分46A是由不同介電材料形成。例如,內側部分46B和外側部分46A可以由選自氮化矽(SiN)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氮氧化矽(SiON)、或其類似物的材料而形成,而它們的材料彼此不同。根據一些實施例,內側部分46B和外側部分46A的其中一者包含了在另一者中不存在的元素。根據一些替代性的實施例,內側部分46B和外側部分46A包括相同的元素,且此些元素的百分比彼此不同。內側部分46B可以具有比外側部分46A更低的氧原子百分比(oxygen atomic percentage),從而在去除虛置閘極介電質38’時,減少了對內側部分46B的損壞。
根據一些實施例,如第11B圖所示,閘極間隔物46的頂部部分具有懸凸部(overhangs)46’。由於蝕刻選擇性(etching selectivity),或者是由於在使用濕式蝕刻時濕式蝕刻化學劑從溝槽62的底部進行緩慢去除,因而形成此些懸凸部46’。在一些實施例中,閘極間隔物46的下方部分是從相應的頂部部分凹陷。因此,溝槽62的頂部部分比起下方的部分還要更窄,這被稱為溝槽62的頸縮(necking)。
第12圖示出了在晶圓10上進行的電漿氧化製程(plasma oxidation process)61。相應的製程在如第17圖所示的製程流程200中被示為製程226。根據一些實施例,使用製程氣體,例如氧(O 2)、臭氧(O 3)、或其類似氣體、或前述氣體的組合,來進行電漿氧化製程61。也可以添加惰性載流氣體(inert carrier gases)例如氦(He)、氖(Ne)、氬(Ar)、氪(Kr)、或其類似氣體於電漿氧化製程61中。電漿氧化製程61可以使用與第16圖所示的沉積設備300相同的設備來進行,除了製程氣體從沉積前驅物(deposition precursors)變成氧化氣體(oxidation gases)以實現氧化而不是沉積。在電漿氧化製程61中,功率PW318也可以被調整到大於0瓦特至小於大約200瓦特的範圍內。根據一些實施例,功率PW318被調整為在大約0瓦特至大約100瓦特之間的範圍內。此外,由於電漿氧化製程61具有與沈積製程(如第4A圖和第4B圖所示)不同的功能,用於電漿氧化的功率PW318可能不同於(大於或小於,儘管它也可能是等於)在沉積製程中使用的功率PW318,以便可以最佳地實現它們的不同目的。
作為電漿氧化製程61的結果,懸凸部46’(第11B圖)和閘極間隔物46的一些頂部部分被氧化而形成氧化部分(oxidized portions)46’’。在一些示例中,對於原來含有氧的閘極間隔物46的部分,則有更多的氧添加於其中,並且此些氧化部分46’’比起下面的未被氧化的部分具有更高的氧百分比。在一些其他的示例中,對於閘極間隔物46的原本不包含氧的部分,氧化部分46’’將具有氧,而下面的未被氧化的部分則不包含氧。懸凸部46’(第11B圖)是傾向於氧化的,因為這些懸凸部46’是位於氧離子的直接路徑之中,並且這些懸凸部46’是較不平坦的。
第13圖示出了去除虛置閘極介電質38’的蝕刻製程。相應的製程在如第17圖所示的製程流程200中被示為製程228。根據一些實施例,蝕刻製程可以是非等向性的,並且製程氣體可以包括三氟化氮(NF 3)和氨(NH 3)的混合物,或是氟化氫(HF)和氨(NH 3)的混合物。蝕刻製程可以包括等向性效應和一些非等向性效應,以確保去除虛置閘極介電質38’的側壁部分。根據一些替代性的實施例,可以使用一等向性蝕刻製程,例如一濕式蝕刻製程。例如可以使用氟化氫(HF)溶液,以去除虛置閘極介電質38’的側壁部分。
根據一些實施例,在使用去除虛置閘極介電質38’的化學物質之後,氧化部分46’’由於具有提高的氧百分比而具有一更快的蝕刻速率,其中可以選擇化學物質以攻擊和去除虛置閘極介電質38’。因此,例如第12圖所示的氧化部分 46’’可以被去除,並且消除了上述的頸縮效應(necking effect)。因此,溝槽62可以具有垂直的下方部分(lower portions),而頂部部分可以是圓角的(rounded)並且形成更寬的開口。這將有利於隨後形成閘極堆疊(gate stacks)。
第14A圖、第14B圖和第14C圖示出了替換閘極堆疊(replacement gate stacks)64和自對準的硬質遮罩(self-aligned hard masks)80的形成。相應的製程在如第17圖所示的製程流程200中被示為製程230。第14B圖示出了如第14A圖所示的參考剖面14B-14B。第14C圖示出了如第14A圖所示的一垂直剖面14C-14C。如第14A圖和第14B圖所示,形成替換閘極堆疊64。替換閘極堆疊64包括閘極介電質(gate dielectric)70和閘極電極(gate electrode)72。閘極介電質70可以包括界面層(interfacial layer;IL)66和高介電常數之介電層68(high-k dielectric layer)(第14B圖)。上述的界面層66形成在突出的鰭部36的暴露表面上,並且可以包括一氧化層,例如氧化矽層,此氧化層可以通過突出鰭部36的熱氧化(thermal oxidation)、一化學氧化製程、一沉積製程、或是其他合適的製程而形成。上述的高介電常數之介電層68可包括一高介電常數之介電材料,例如氧化鉿(hafnium oxide)、氧化鑭(lanthanum oxide)、氧化鋁(aluminum oxide)、氧化鋯(zirconium oxide)、或其類似物。在一些實施例中,高介電常數之介電材料的介電常數(k值)是高於3.9,並且可以高於大約7.0。根據本揭露的一些實施例,是使用原子層沉積(ALD)、化學氣相沉積(CVD)、類似製程、或是其他合適的製程,以形成高介電常數之介電層68。
進一步參照第14A圖和第14B圖,閘極電極72形成在閘極介電質70上。閘極電極72可以包括疊層(stacked layers) 74(第14B圖),疊層74可以包括一擴散阻擋層(diffusion barrier layer)(一覆蓋層(capping layer)),以及在擴散阻擋層上方的一個或多個功函數層(work-function layer)。上述的擴散阻擋層可以由氮化鈦(titanium nitride)形成,且氮化鈦可以(或可以沒有)摻雜矽。當摻雜有矽時,氮化鈦有時也稱為氮化鈦矽(titanium silicon nitride)(Ti-Si-N,或TSN)。上述的功函數層決定了閘極電極72的功函數,並且包括至少一層結構或者由不同材料形成的多層結構。功函數層的具體材料可以根據所形成的鰭式場效電晶體(FinFET)是n型鰭式場效電晶體還是p型鰭式場效電晶體來選擇。例如,當鰭式場效電晶體是n型鰭式場效電晶體時,功函數層可以包括一氮化鉭(TaN)層和在氮化鉭層上方的一鈦鋁(TiAl)層。當鰭式場效電晶體是p型鰭式場效電晶體時,功函數層可以包括一氮化鉭層、在氮化鉭層之上的一氮化鈦(TiN)層、以及在氮化鈦層之上的一鈦鋁層。在沉積上述的覆蓋層和功函數層之後,可以形成一阻擋層(blocking layer),其中阻擋層可以是另一個氮化鈦層。且此阻擋層可以通過化學氣相沉積(CVD)、或是其他合適的製程而形成。
接下來,沉積金屬填充區域(metal-filling region)76。金屬填充區域76的形成可以通過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(physical vapor deposition;PVD)、其他合適的製程而實現。金屬填充區域76可以由鈷、鎢、它們的合金、或其他金屬、或金屬合金而形成;或是金屬填充區域76包括鈷、鎢、它們的合金、或其他金屬、或金屬合金。接著,進行例如一化學機械研磨(CMP)製程或一機械研磨製程的平坦化製程,使得替換閘極堆疊64的頂表面與層間介電質(ILD)的頂表面共平面。
在隨後的製程中,替換閘極堆疊64被回蝕刻(etched back),而使得在相對的閘極間隔物46之間形成一凹部(recess)。之後,在替換閘極堆疊64的上方形成硬質遮罩80。相應的製程在如第17圖所示的製程流程200中被示為製程232。根據本揭露的一些實施例,硬質遮罩80的形成包括進行一沉積製程以形成一毯覆式介電材料(blanket dielectric material),以及進行一平坦化製程以去除閘極間隔物46和層間介電質(ILD)60上方的過量的介電材料。硬質遮罩80可以由例如氮化矽、或其他類似的介電材料所形成。
在最終結構中,在突出的鰭部36上可能有或是可能沒有非共形的虛置閘極介電質38’的留下部分,這些留下部分是直接位於閘極間隔物46的下方。例如,第14C圖示出了如第14B圖所示的剖面14C-14C。由於先前製程中的各種蝕刻製程和清潔製程,虛置閘極介電質38’的留下部分可能具有側壁厚度T2’,此側壁厚度T2’可能大於、等於或小於頂部厚度T1’。此外,虛置閘極介電質38’可以具有、或是不具有直接位於淺溝槽隔離(STI)區域24上方的底部部分(如使用虛線所示出的部分)。
第15圖示出了在後續製程中形成的一些部件,其可以包括源極/汲極接觸插塞(source/drain contact plugs)84、源極/汲極矽化物區域(source/drain silicide regions)86以及閘極接觸插塞(gate contact plugs)82的下方部分。相應的製程在如第17圖所示的製程流程200中被示為製程234。此些製程的細節在此不多做討論。因而形成鰭式場效電晶體(FinFET)90。
在第一裝置區域(first device regions)中形成虛置閘極介質層38時,第一裝置區域例如是核心裝置區域(core device)以及記憶體區域(memory regions)(如第4A圖和第4B圖所示),也可以同時在第二裝置區域(second device regions)中形成虛置閘極介質層38,第二裝置區域例如是IO裝置區域。根據此些實施例,在第二裝置區域中的非共形閘極介電層38的部分不是虛置閘極介電質。相反的,它們是做為第二裝置區域中的電晶體的實際上的閘極介電質。第14D圖示出了根據一些實施例的鰭式場效電晶體(FinFET)90’的剖面示意圖,其可以是一IO電晶體(IO transistor)。一示例性的鰭式場效電晶體(FinFET)90’是繪示於第10A圖和第10B圖中。第14D圖中所示的剖面圖可以從第10A圖中的剖面14D-14D而得。
再次參照第14D圖,鰭式場效電晶體(FinFET)90’包括突出的鰭部36和閘極介電質38’,它們是圖案化後的閘極介電層38的留下部分。閘極介電質38’的厚度T1、厚度T2和厚度T3的細節已經參照第4B圖進行了討論,在此不再贅述。鰭式場效電晶體(FinFET)90’還包括閘極電極42’,它可以是閘極電極層42的留下部分(如第6A圖和第6B圖所示)。除了沒有閘極替換製程,鰭式場效電晶體(FinFET)90’的形成類似於前面圖式中所討論的。例如,鰭式場效電晶體90’可以與第10A圖和第10B圖中所示部件大致上相同。可以理解的是,鰭式場效電晶體90(第14A圖、第14B圖和第14C圖)以及鰭式場效電晶體90’(第10A圖、第10B圖和第14D圖)可共同存在於同一基底20和同一晶圓10中,並且可以從晶圓10切割出相應裝置晶粒(device dies)。
本揭露的實施例具有一些有利的特徵。通過將沉積腔室的電子夾盤(或是位於電子夾盤下方的一導電板)連接到一射頻來源(RF source)或一直流電來源(DC source),可以實現一非共形的沉積製程。當用於形成一虛置閘極介電層時,介電層可以作為一硬質遮罩,以減少下方突出的鰭部的損壞。再者,非共形的虛置閘極介電層的頂部部分越厚,可使得下方的突出的鰭部在後續製程中更能抵抗氧化物的再生長(oxide regrowth)。而上述的射頻來源(RF source)或者直流電來源(DC source)也可用於減少閘極替換製程中的懸凸部(overhang)。
根據本揭露的一些實施例,一種半導體結構的製造方法包括形成高於隔離區域(isolation regions)的一突出的半導體鰭部;在上述突出的半導體鰭部上沉積一虛置閘極介電層(dummy gate dielectric layer),其中上述虛置閘極介電層包括:一頂部部分(top portion),與上述突出的半導體鰭部重疊;以及一側壁部分(sidewall portion),位於上述突出的半導體鰭部的一側壁上,其中上述頂部部分比上述側壁部分更厚;在上述虛置閘極介電層上方沉積一虛置閘極電極層(dummy gate electrode layer);圖案化上述虛置閘極電極層,其中上述虛置閘極電極層的一留下部分是形成一虛置閘極堆疊(dummy gate stack)的一虛置閘極電極(dummy gate electrode);在上述虛置閘極堆疊的相對側壁上形成閘極間隔物(gate spacers);去除上述虛置閘極電極以形成一溝槽(trench);去除暴露於上述溝槽的上述虛置閘極介電層的一部分;以及在上述溝槽中形成一替換閘極堆疊(replacement gate stack)。
在一個實施例中,根據上述的半導體結構的製造方法,上述突出的半導體鰭部是位於一晶圓中,並且使用包括以下的一生產設備(production tool)來進行上述虛置閘極介電層的沉積:一頂板(top plate);一底板(bottom plate),位於上述頂板下方,其中上述晶圓是設置於上述頂板與上述底板之間;以及一負電壓來源(negative voltage source),其中上述負電壓來源在沉積上述虛置閘極介電層的期間是向上述底板提供一負電壓(negative voltage)。在一個實施例中,根據上述的半導體結構的製造方法,其中前述之生產設備還包括:一射頻功率來源(a radio frequency (RF) power source)作為上述負電壓來源,其中上述射頻功率來源在沉積上述虛置閘極介電層的期間向上述底板提供一射頻功率(RF power)。在一個實施例中,根據上述的半導體結構的製造方法,其中上述射頻功率來源提供一功率,且此功率低於200瓦特(watts)。在一個實施例中,根據上述的半導體結構的製造方法,其中一直流電壓源(DC voltage source)是作為上述負電壓來源,其中在沉積上述虛置閘極介電層的期間,上述直流電壓源的一負端是連接到上述生產設備的上述底板。
在一個實施例中,根據上述的半導體結構的製造方法,其中在對上述虛置閘極電極層進行圖案化之後,上述虛置閘極介電層的上述頂部部分是留在上述突出的半導體鰭部的頂面上,並且上述閘極間隔物的形成是與上述虛置閘極介電層的上述頂部部分重疊。在一個實施例中,根據上述的半導體結構的製造方法,其中在對上述虛置閘極電極層進行圖案化之後,上述虛置閘極介電層的頂部部分被蝕刻穿過(etched-through)而形成一虛置閘極介電質(dummy gate dielectric),並且上述閘極間隔物是接觸上述虛置閘極介電質的側壁。在一個實施例中,根據上述的半導體結構的製造方法,更包括,在去除上述虛置閘極電極以形成上述溝槽之後,在包括上述突出的半導體鰭部的一晶圓(wafer)上進行一電漿氧化製程(plasma oxidation process)。在一個實施例中,根據上述的半導體結構的製造方法,其中上述電漿氧化製程是在一設備中進行,其中上述設備具有一負偏置電壓提供給在上述晶圓下方的一底板(bottom plate)。再者,在一個實施例中,根據上述的半導體結構的製造方法,其中在去除暴露於上述溝槽中的上述虛置閘極介電層的上述部分時,與上述虛置閘極介電層的上述部分重疊的上述閘極間隔物的一懸凸部分(overhang portion)被氧化,並且在去除上述虛置閘極介電層的上述部分的期間,係去除上述懸凸部分。
根據本揭露的一些實施例,一種半導體結構的製造方法包括在一晶圓上形成一虛置閘極氧化物(dummy gate oxide),其中上述虛置閘極氧化物形成在上述晶圓中的一突出的半導體鰭部的一側壁上和一頂表面上,其中形成上述虛置閘極氧化物包括在一沉積腔室中進行一電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition;PECVD)製程,此電漿輔助化學氣相沉積製程包括將一射頻(radio frequency;RF)功率施加至上述晶圓下方的一導電板(conductive plate);在上述虛置閘極氧化物的上方形成一虛置閘極電極(dummy gate electrode);去除上述虛置閘極電極以及上述虛置閘極氧化物,以在相對的閘極間隔物(gate spacers)之間形成一溝槽(trench);以及在上述溝槽中形成一替換閘極(replacement gate)。
在一個實施例中,根據上述的半導體結構的製造方法,其中上述虛置閘極氧化物是一非共形層(non-conformal layer),包括位於上述突出的半導體鰭部的上述頂表面上的一頂部部分(top portion)以及位於上述突出的半導體鰭部的上述側壁上的一側壁部分(sidewall portion),其中上述頂部部分是比上述側壁部分更厚。在一個實施例中,根據上述的半導體結構的製造方法,其中施加上述射頻功率包括將一射頻功率(RF power)連接到上述導電板。在一個實施例中,根據上述的半導體結構的製造方法,其中上述射頻功率低於大約200瓦特。在一個實施例中,根據上述的半導體結構的製造方法,形成上述虛置閘極氧化物包括沉積氧化矽。在一個實施例中,根據上述的半導體結構的製造方法,其中在去除上述虛置閘極氧化物之後,上述虛置閘極氧化物的部分是留在直接位於此些閘極間隔物的下方,並且其中上述虛置閘極氧化物的此些部分包括一頂部部分(top portion)和一側壁部分(sidewall portion),上述側壁部分比上述頂部部分更薄。
根據本揭露的一些實施例,一種半導體結構的製造方法包括去除一虛置閘極電極(dummy gate electrode),以在閘極間隔物(gate spacers)的相對部分之間形成一溝槽(trench),其中在上述虛置閘極電極下方的一虛置閘極介電質(dummy gate dielectric)係暴露出來,並且其中在虛置閘極介電質具有一頂部部分和一側壁部分,上述側壁部分比起上述頂部部分更薄;對上述閘極間隔物的上述相對部分進行一電漿氧化製程(plasma oxidation process);在上述電漿氧化製程之後,去除上述虛置閘極介電質;以及在上述溝槽中形成一替換閘極堆疊(replacement gate stack)。
在一個實施例中,根據上述的半導體結構的製造方法,其中,所進行的上述電漿氧化製程是同時具有一等向性效應(isotropic effect)以及一非等向性效應(anisotropic effect)。在一個實施例中,根據上述的半導體結構的製造方法,其中上述電漿氧化製程是施加一負偏置電壓(negative bias)至下方的一相應的晶圓而進行,上述相應的晶圓包含上述閘極間隔物。在一個實施例中,根據上述的半導體結構的製造方法,其中上述負偏置電壓是通過一射頻來源(RF source)施加的。
以上概述數個實施例之部件,以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解,他們能輕易地以本發明實施例為基礎,設計或修改其他製程和結構,以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解,此類等效的結構並無悖離本發明的精神與範圍,且他們能在不違背本發明之精神和範圍下,做各式各樣的改變、取代和替換。因此,本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:晶圓 20:基底 22:井區 24:隔離區域(淺溝槽隔離區域) 24T:頂表面 24B:底表面 26:半導體帶 28:襯墊氧化層 30,44:硬質遮罩層 36:鰭部 38:非共形的介電層(虛置介電層/虛置閘極介電層/IO閘極介電質/閘極介電層) 38’:虛置閘極介電質(/閘極介電質) 38A:頂部部分 38B:側壁部分 38C:水平部分 42:虛置閘極電極層(/閘極電極層) 42’:虛置閘極電極 44’,80:硬質遮罩 45:虛置閘極堆疊 46:閘極間隔物 46A:外側部分 46B:內側部分 46’:懸凸部 46’’:氧化部分 50:凹部 54:磊晶區域(源極/汲極區域) 56:空隙(氣隙) 58:接觸蝕刻停止層 60:層間介電質 61:電漿氧化製程 62:溝槽 64:替換閘極堆疊 66:界面層 68:高介電常數之介電層 70:閘極介電質 72,42’:閘極電極 74:疊層 76:金屬填充區域 82:閘極接觸插塞 84:源極/汲極接觸插塞 86:源極/汲極矽化物區域 90,90’:鰭式場效電晶體 200:製程流程 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:製程 300:沉積設備 302:腔室 304:電子夾盤 306:頂板 308,318:射頻產生器 310,320:射頻匹配單元 312:線圈 330:直流電壓源 T1,T1’,T1A,T1B,T1C,T2,T2’,T3:厚度 4B-4B,10B-10B,14C-14C,14D-14D:垂直剖面 6C-6C,11B-11B,14B-14B:參考剖面
藉由以下的詳細描述配合所附圖式,可以更加理解本發明實施例的內容。需強調的是,根據產業上的標準慣例,許多部件(feature)並未按照比例繪製。事實上,為了能清楚地討論,各種部件的尺寸可能被任意地增加或減少。 第1-3圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第6C圖、第7-9圖、第10A圖、第10B圖、第11A圖、第11B圖、第12圖、第13圖、第14A圖、第14B圖、第14C圖和第15圖是根據本揭露的一些實施例,形成一鰭式場效電晶體(FinFET)的中間階段的透視圖和剖面圖。 第14D圖示出了根據一些實施例的具有一非共形閘極介電質的一鰭式場效電晶體(FinFET)的剖面示意圖。 第16圖示出了根據一些實施例的一生產設備(production tool)300。 第17圖示出了根據一些實施例的形成一鰭式場效電晶體(FinFET)的一製程流程。
200:製程流程
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:製程

Claims (20)

  1. 一種半導體結構的製造方法,包括: 形成高於隔離區域(isolation regions)的一突出的半導體鰭部; 在該突出的半導體鰭部上沉積一虛置閘極介電層(dummy gate dielectric layer),其中該虛置閘極介電層包括: 一頂部部分(top portion),與該突出的半導體鰭部重疊;以及 一側壁部分(sidewall portion),位於該突出的半導體鰭部的一側壁上,其中該頂部部分比該側壁部分更厚; 在該虛置閘極介電層上方沉積一虛置閘極電極層(dummy gate electrode layer); 圖案化該虛置閘極電極層,其中該虛置閘極電極層的一留下部分是形成一虛置閘極堆疊(dummy gate stack)的一虛置閘極電極(dummy gate electrode); 在該虛置閘極堆疊的相對側壁上形成閘極間隔物(gate spacers); 去除該虛置閘極電極以形成一溝槽(trench); 去除暴露於該溝槽的該虛置閘極介電層的一部分;以及 在該溝槽中形成一替換閘極堆疊(replacement gate stack)。
  2. 如請求項1所述的半導體結構的製造方法,其中,該突出的半導體鰭部是位於一晶圓中,並且使用包括以下的一生產設備(production tool)來進行該虛置閘極介電層的沉積: 一頂板(top plate); 一底板(bottom plate),位於該頂板下方,其中該晶圓是設置於該頂板與該底板之間;以及 一負電壓來源(negative voltage source),其中該負電壓來源在沉積該虛置閘極介電層的期間是向該底板提供一負電壓(negative voltage)。
  3. 如請求項2所述的半導體結構的製造方法,其中該生產設備還包括: 一射頻功率來源(a radio frequency (RF) power source)作為該負電壓來源,其中該射頻功率來源在沉積該虛置閘極介電層的期間向該底板提供一射頻功率(RF power)。
  4. 如請求項3所述的半導體結構的製造方法,其中該射頻功率來源提供一功率,且該功率低於200瓦特(watts)。
  5. 如請求項2所述的半導體結構的製造方法,其中一直流電壓源作為該負電壓來源,其中在沉積該虛置閘極介電層的期間,該直流電壓源的一負端是連接到該底板。
  6. 如請求項1所述的半導體結構的製造方法,其中,在對該虛置閘極電極層進行圖案化之後,該虛置閘極介電層的該頂部部分是留在該突出的半導體鰭部的頂面上,並且該些閘極間隔物的形成是與該虛置閘極介電層的該頂部部分重疊。
  7. 如請求項1所述的半導體結構的製造方法,其中,在對該虛置閘極電極層進行圖案化之後,該虛置閘極介電層的頂部部分被蝕刻穿過(etched-through)而形成一虛置閘極介電質(dummy gate dielectric),並且該些閘極間隔物是接觸該虛置閘極介電質的側壁。
  8. 如請求項1所述的半導體結構的製造方法,更包括,在去除該虛置閘極電極以形成該溝槽之後,在包括該突出的半導體鰭部的一晶圓(wafer)上進行一電漿氧化製程(plasma oxidation process)。
  9. 如請求項8所述的半導體結構的製造方法,其中,該電漿氧化製程是在一設備中進行,其中該設備具有一負偏置電壓提供給在該晶圓下方的一底板(bottom plate)。
  10. 如請求項9所述的半導體結構的製造方法,其中在去除暴露於該溝槽中的該虛置閘極介電層的該部分時,與該虛置閘極介電層的該部分重疊的該閘極間隔物的一懸凸部分(overhang portion)被氧化,並且在去除該虛置閘極介電層的該部分的期間,係去除該懸凸部分。
  11. 一種半導體結構的製造方法,包括: 在一晶圓上形成一虛置閘極氧化物(dummy gate oxide),其中該虛置閘極氧化物形成在該晶圓中的一突出的半導體鰭部的一側壁上和一頂表面上,其中形成該虛置閘極氧化物包括在一沉積腔室中進行一電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition;PECVD)製程,該電漿輔助化學氣相沉積製程包括將一射頻(radio frequency;RF)功率施加至該晶圓下方的一導電板(conductive plate); 在該虛置閘極氧化物的上方形成一虛置閘極電極(dummy gate electrode); 去除該虛置閘極電極以及該虛置閘極氧化物,以在相對的閘極間隔物(gate spacers)之間形成一溝槽(trench);和 在該溝槽中形成一替換閘極(replacement gate)。
  12. 如請求項11所述的半導體結構的製造方法,其中,該虛置閘極氧化物是一非共形層(non-conformal layer),包括位於該突出的半導體鰭部的該頂表面上的一頂部部分(top portion)以及位於該突出的半導體鰭部的該側壁上的一側壁部分(sidewall portion),其中該頂部部分是比該側壁部分更厚。
  13. 如請求項11所述的半導體結構的製造方法,其中,施加該射頻功率包括將一射頻功率(RF power)連接到該導電板。
  14. 如請求項13所述的半導體結構的製造方法,其中該射頻功率低於大約200瓦特。
  15. 如請求項11所述的半導體結構的製造方法,其中形成該虛置閘極氧化物包括沉積氧化矽。
  16. 如請求項11所述的半導體結構的製造方法,其中在去除該虛置閘極氧化物之後,該虛置閘極氧化物的部分是留在直接位於該些閘極間隔物的下方,並且其中該虛置閘極氧化物的該些部分包括一頂部部分(top portion)和一側壁部分(sidewall portion),該側壁部分比該頂部部分更薄。
  17. 一種半導體結構的製造方法,包括: 去除一虛置閘極電極(dummy gate electrode),以在閘極間隔物(gate spacers)的相對部分之間形成一溝槽(trench),其中在該虛置閘極電極下方的一虛置閘極介電質(dummy gate dielectric)係暴露出來,並且其中在虛置閘極介電質具有一頂部部分和一側壁部分,該側壁部分比起該頂部部分更薄; 對該些閘極間隔物的該些相對部分進行一電漿氧化製程(plasma oxidation process); 在該電漿氧化製程之後,去除該虛置閘極介電質;以及 在該溝槽中形成一替換閘極堆疊(replacement gate stack)。
  18. 如請求項17所述的半導體結構的製造方法,其中,所進行的該電漿氧化製程是同時具有一等向性效應(isotropic effect)以及一非等向性效應(anisotropic effect)。
  19. 如請求項18所述的半導體結構的製造方法,其中,該電漿氧化製程是施加一負偏置電壓(negative bias)至下方的一相應的晶圓而進行,該相應的晶圓包含該些閘極間隔物。
  20. 如請求項19所述的半導體結構的製造方法,其中,該負偏置電壓是通過一射頻來源(RF source)施加的。
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