JPS6153856B2 - - Google Patents
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- Publication number
- JPS6153856B2 JPS6153856B2 JP53113941A JP11394178A JPS6153856B2 JP S6153856 B2 JPS6153856 B2 JP S6153856B2 JP 53113941 A JP53113941 A JP 53113941A JP 11394178 A JP11394178 A JP 11394178A JP S6153856 B2 JPS6153856 B2 JP S6153856B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- diffusion region
- semiconductor device
- buried diffusion
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 14
- 239000013078 crystal Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 45
- 238000002955 isolation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、特に半導体装置
を形成させる時の位置合せパターンを含む半導体
装置に関するものである。
を形成させる時の位置合せパターンを含む半導体
装置に関するものである。
従来標準的なバイポーラ集積回路型半導体装置
はその製造工程において、該半導体装置基板にエ
ピタキシヤル層を成長させた場合、該エピタキシ
ヤル層の上からみた埋込み拡散領域のパターンと
実際の埋込み拡散領域の位置がずれて、いわゆる
パターンシフトという現象が生ずる。この半導体
装置を次工程で所望のマスクを位置合せ（目合
せ）時、前記半導体装置のこの埋込み拡散領域の
パターンに合せて正確に目合せすることは困難と
なる。特に次工程でこの埋込み拡散層に位置合せ
し、半導体装置の分離拡散を行う場合、分離拡散
領域と前記埋込み拡散領域が異常に近づいたり接
触するため、例えば半導体装置のトランジスター
特性の耐圧が極度に下がる場合がある。このよう
な問題は高耐圧を必要とする集積回路型半導体装
置の製造上の歩留りを低下させる原因となつてい
た。
はその製造工程において、該半導体装置基板にエ
ピタキシヤル層を成長させた場合、該エピタキシ
ヤル層の上からみた埋込み拡散領域のパターンと
実際の埋込み拡散領域の位置がずれて、いわゆる
パターンシフトという現象が生ずる。この半導体
装置を次工程で所望のマスクを位置合せ（目合
せ）時、前記半導体装置のこの埋込み拡散領域の
パターンに合せて正確に目合せすることは困難と
なる。特に次工程でこの埋込み拡散層に位置合せ
し、半導体装置の分離拡散を行う場合、分離拡散
領域と前記埋込み拡散領域が異常に近づいたり接
触するため、例えば半導体装置のトランジスター
特性の耐圧が極度に下がる場合がある。このよう
な問題は高耐圧を必要とする集積回路型半導体装
置の製造上の歩留りを低下させる原因となつてい
た。
本発明の目的は、上記の欠点を除去し、半導体
装置基板に設けた埋込み拡散領域と、次工程の拡
散領域とをパターン合せする時の位置合せを正確
に行うべき配置された位置合せパターンを有する
半導体装置を提供することにある。
装置基板に設けた埋込み拡散領域と、次工程の拡
散領域とをパターン合せする時の位置合せを正確
に行うべき配置された位置合せパターンを有する
半導体装置を提供することにある。
本発明は、半導体装置基板上に埋込み拡散領域
を有し、その上のエピタキシヤル層の表面上に見
られる所記埋込み拡散領域のパターンにエピタキ
シヤル層生成後分離拡散パターン位置が前記埋込
み拡散領域に合うようにずらされるような位置合
せ用パターンを具備した半導体装置である。さら
に分離拡散の次工程拡散が分離拡散領域に合わせ
られることを特徴とする。
を有し、その上のエピタキシヤル層の表面上に見
られる所記埋込み拡散領域のパターンにエピタキ
シヤル層生成後分離拡散パターン位置が前記埋込
み拡散領域に合うようにずらされるような位置合
せ用パターンを具備した半導体装置である。さら
に分離拡散の次工程拡散が分離拡散領域に合わせ
られることを特徴とする。
本発明によると半導体装置基板に埋込み拡散領
域を設けた後、エピタキシヤル成長層を設け該エ
ピタキシヤル層の上から前記埋込み拡散領域に所
望のパターンを位置合せした時、本発明で主張す
る位置合せパターンを用いることにより、両領域
間の位置ズレを防ぎ、正確な重ね合せ処理を完遂
できる。即ち高精度の位置合せができることによ
り、前述したトランジスタ特性の耐圧不良等が解
消できる。
域を設けた後、エピタキシヤル成長層を設け該エ
ピタキシヤル層の上から前記埋込み拡散領域に所
望のパターンを位置合せした時、本発明で主張す
る位置合せパターンを用いることにより、両領域
間の位置ズレを防ぎ、正確な重ね合せ処理を完遂
できる。即ち高精度の位置合せができることによ
り、前述したトランジスタ特性の耐圧不良等が解
消できる。
上記の位置合せに高精度をもつてパターン加工
できる理由は、パターンシフトが結晶軸方向と成
長条件が定まればほぼ一定方向にある範囲内の距
離に生ずるので、該方向と逆方向に同距離ずれる
ように本発明のマスクパターンは設計されている
からである。
できる理由は、パターンシフトが結晶軸方向と成
長条件が定まればほぼ一定方向にある範囲内の距
離に生ずるので、該方向と逆方向に同距離ずれる
ように本発明のマスクパターンは設計されている
からである。
次に本発明について図面を参照して説明する。
第１図〜第４図は従来の位置合せパターンを用
いた時の半導体装置の製造工程を示す断面図、第
５図Ａ、第５図Ｂはその時の位置合せパターンを
示す平面図である。
いた時の半導体装置の製造工程を示す断面図、第
５図Ａ、第５図Ｂはその時の位置合せパターンを
示す平面図である。
即ち、従来の標準的なバイポーラ集積回路型半
導体装置では半導体基板１が用いられ、例えば
npnトランジスターを作る場合、コレクター領域
の直列抵抗を下げるためにN+の埋込み拡散領域
２を設ける。この時高温酸化処理を伴つて領域２
を設けるので、基板の主面には半導体酸化膜３が
形成される（第１図）。次にN+埋込み拡散領域２
の上の半導体酸化膜３を除去してからＮ形のエピ
タキシヤル層４を形成し、このエピタキシヤル層
４の主面を半導体酸化膜５で被覆すると前記埋込
み拡散領域のパターン跡６がエピタキシヤル層４
の主面上に段差となつて現れる（第２図）。続い
てエピタキシヤル層４の所望領域にP+型の分離
拡散領域７を設け、このP+型分離拡散領域７の
上面は前述と同様に半導体酸化膜８が形成される
（第３図）。この場合、層上の主面パターンとして
残つている埋込み拡散領域の跡６と実際にある埋
込み拡散領域２との位置がずれている。従つて所
望の半導体装置を形成するため両者を意識的にず
らして位置合せする必要がある。しかし、このよ
うな状態下で意識的なパターンずらしを行うと前
記のN+埋込み拡散領域２がP+分離拡散７に向つ
て水平方向へ異常に近づくか交じわつて絶縁耐圧
が下がる（第４図）。上記従来技術の欠点は半導
体装置の目合せパターンにおいて、埋込み拡散領
域が実際に第５図Ａの１０のように形成されてい
るのに、見かけ上の表面外観は前記埋込み拡散領
域のエピタキシヤル層の上のパターン跡９が生じ
ているため次工程位置合せ用パターン１１（第５
図Ｂ）を前記第５図Ａにおける埋込み拡散領域の
パターン１０に合わせねばならず、実際の表面上
の目合せパターン９を使用できないため作業上困
難になつている。
導体装置では半導体基板１が用いられ、例えば
npnトランジスターを作る場合、コレクター領域
の直列抵抗を下げるためにN+の埋込み拡散領域
２を設ける。この時高温酸化処理を伴つて領域２
を設けるので、基板の主面には半導体酸化膜３が
形成される（第１図）。次にN+埋込み拡散領域２
の上の半導体酸化膜３を除去してからＮ形のエピ
タキシヤル層４を形成し、このエピタキシヤル層
４の主面を半導体酸化膜５で被覆すると前記埋込
み拡散領域のパターン跡６がエピタキシヤル層４
の主面上に段差となつて現れる（第２図）。続い
てエピタキシヤル層４の所望領域にP+型の分離
拡散領域７を設け、このP+型分離拡散領域７の
上面は前述と同様に半導体酸化膜８が形成される
（第３図）。この場合、層上の主面パターンとして
残つている埋込み拡散領域の跡６と実際にある埋
込み拡散領域２との位置がずれている。従つて所
望の半導体装置を形成するため両者を意識的にず
らして位置合せする必要がある。しかし、このよ
うな状態下で意識的なパターンずらしを行うと前
記のN+埋込み拡散領域２がP+分離拡散７に向つ
て水平方向へ異常に近づくか交じわつて絶縁耐圧
が下がる（第４図）。上記従来技術の欠点は半導
体装置の目合せパターンにおいて、埋込み拡散領
域が実際に第５図Ａの１０のように形成されてい
るのに、見かけ上の表面外観は前記埋込み拡散領
域のエピタキシヤル層の上のパターン跡９が生じ
ているため次工程位置合せ用パターン１１（第５
図Ｂ）を前記第５図Ａにおける埋込み拡散領域の
パターン１０に合わせねばならず、実際の表面上
の目合せパターン９を使用できないため作業上困
難になつている。
上記パターンシフト現象は、半導体装置基板表
面の結晶面方位とエピタキシヤル層成長条件が一
定ならばほぼ一定方向且つ一定距離におきる。
面の結晶面方位とエピタキシヤル層成長条件が一
定ならばほぼ一定方向且つ一定距離におきる。
第６図Ａ，Ｂ，Ｃは本発明の実施例の位置合せ
パターンを用いた時のパターンの平面図であり、
エピタキシヤル層上から見える埋込み拡散領域の
パターンをそのまま位置合わせに使える。これ
は、前記エピタキシヤル層上から見える埋込みパ
ターンが第６図Ａの斜線部１３にあり、実際の埋
込み領域の位置は第６図Ｃの斜線部１４にあるよ
うな基板主面の結晶軸とエピタキシヤル成長条件
下の時である。また、パターンマスク上における
拡散素子の位置は第６図Ｃの斜線部１４を基準に
設計されている。したがつてエピタキシヤル層上
から見える埋込み拡散領域をそのまま第６図Ｂに
示す斜線部１３に示す位置パターンに合わせれば
よく、さらにその次の拡散工程は第６図Ｃに示す
斜線部１４に示す位置パターンに合わせればよ
い。上記実施例によると、前述した効果が得られ
る。即ち半導体装置基板内の実際の埋込み拡散領
域と次工程の処理により形成した分離拡散領域と
の位置合せが、該半導体装置の表面に見える位置
合せパターンを用いて行えるため高精度をもつて
微細パターン加工ができる。従つて従来の欠点で
あつた埋込み拡散領域と分離拡散領とが接触し
て、この半導体装置のトランジスタ特性、特に耐
圧不良を解消せしめる効果を得る。又、このよう
な位置合せパターンを用いることにより、基板内
部の埋込み領域のパターンに合せる必要がないた
め、位置合せ作業を簡易化させることにもなる。
パターンを用いた時のパターンの平面図であり、
エピタキシヤル層上から見える埋込み拡散領域の
パターンをそのまま位置合わせに使える。これ
は、前記エピタキシヤル層上から見える埋込みパ
ターンが第６図Ａの斜線部１３にあり、実際の埋
込み領域の位置は第６図Ｃの斜線部１４にあるよ
うな基板主面の結晶軸とエピタキシヤル成長条件
下の時である。また、パターンマスク上における
拡散素子の位置は第６図Ｃの斜線部１４を基準に
設計されている。したがつてエピタキシヤル層上
から見える埋込み拡散領域をそのまま第６図Ｂに
示す斜線部１３に示す位置パターンに合わせれば
よく、さらにその次の拡散工程は第６図Ｃに示す
斜線部１４に示す位置パターンに合わせればよ
い。上記実施例によると、前述した効果が得られ
る。即ち半導体装置基板内の実際の埋込み拡散領
域と次工程の処理により形成した分離拡散領域と
の位置合せが、該半導体装置の表面に見える位置
合せパターンを用いて行えるため高精度をもつて
微細パターン加工ができる。従つて従来の欠点で
あつた埋込み拡散領域と分離拡散領とが接触し
て、この半導体装置のトランジスタ特性、特に耐
圧不良を解消せしめる効果を得る。又、このよう
な位置合せパターンを用いることにより、基板内
部の埋込み領域のパターンに合せる必要がないた
め、位置合せ作業を簡易化させることにもなる。
第１図乃至第４図は従来の半導体装置の位置合
せによる製造工程を示した断面図であり、第５図
Ａおよび第５図Ｂはその時の位置合せパターンの
平面図である。第６図Ａ、第６図Ｂおよび第６図
Ｃは本発明の一実施例の半導体装置の位置合せ用
の平面図である。 尚、図において、１はＰ型シリコン基板、２は
N+埋込み拡散領域、３は酸化膜、４はエピタキ
シヤル層、５は酸化膜、６はエピタキシヤル層表
面上のN+埋込み拡散領域パターン、７はP+分離
拡散領域、８は酸化膜、９はエピタキシヤル層表
面上のN+埋込み拡散領域のパターン、１０は実
際に埋込み拡散領域がある位置、１１は埋込み拡
散領域の次工程の絶縁拡散用目合せパターン、１
２は本発明による目合せパターン、１３はエピタ
キシヤル層上に見える埋込みパターン（斜線
部）、１４は実際埋込み拡散領域の存在する位置
（斜線部）である。
せによる製造工程を示した断面図であり、第５図
Ａおよび第５図Ｂはその時の位置合せパターンの
平面図である。第６図Ａ、第６図Ｂおよび第６図
Ｃは本発明の一実施例の半導体装置の位置合せ用
の平面図である。 尚、図において、１はＰ型シリコン基板、２は
N+埋込み拡散領域、３は酸化膜、４はエピタキ
シヤル層、５は酸化膜、６はエピタキシヤル層表
面上のN+埋込み拡散領域パターン、７はP+分離
拡散領域、８は酸化膜、９はエピタキシヤル層表
面上のN+埋込み拡散領域のパターン、１０は実
際に埋込み拡散領域がある位置、１１は埋込み拡
散領域の次工程の絶縁拡散用目合せパターン、１
２は本発明による目合せパターン、１３はエピタ
キシヤル層上に見える埋込みパターン（斜線
部）、１４は実際埋込み拡散領域の存在する位置
（斜線部）である。
Claims (1)
- １ 半導体基板上に設けられた埋込み領域と、該
半導体基板表面上に設けられたエピタキシヤル結
晶層とを有した半導体装置において、前記エピタ
キシヤル層の表面には、前記埋込み領域の実際の
位置を示す第１のパターンとこの実際の位置から
シフトして前記表面上にあらわれる位置を示す第
２のパターンとの両者の位置を示す位置合せ用パ
ターンが設けられていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11394178A JPS5539685A (en) | 1978-09-14 | 1978-09-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11394178A JPS5539685A (en) | 1978-09-14 | 1978-09-14 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5539685A JPS5539685A (en) | 1980-03-19 |
| JPS6153856B2 true JPS6153856B2 (ja) | 1986-11-19 |
Family
ID=14625028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11394178A Granted JPS5539685A (en) | 1978-09-14 | 1978-09-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5539685A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568817A (en) * | 1979-07-04 | 1981-01-29 | Nec Corp | Manufacture of semiconductor device |
| JPS5785227A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Manufacture of semiconductor device |
| JPS59110118A (ja) * | 1982-12-15 | 1984-06-26 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1978
- 1978-09-14 JP JP11394178A patent/JPS5539685A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5539685A (en) | 1980-03-19 |
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