JP2011155290A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

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Abstract

【課題】第１導電型半導体層にトレンチを形成し、その中に第２導電型半導体層をエピタキシャル成長させて並列ｐｎ接合構造を形成する際に、ＭＯＳＦＥＴ等の形成時に利用されるマスク合わせ用のアライメントマークを形成すること。
【解決手段】ｎ型半導体層１２に第１のアライメントマーク１を形成し、その上全面にトレンチパターンを有する絶縁膜１３を形成する。絶縁膜１３をマスクとしてトレンチ２を形成し、ｐ型半導体層１４をエピタキシャル成長させる。絶縁膜１３を研磨ストッパとしてｐ型半導体層１４を研磨した後、残った絶縁膜１３をマスクとしてエッチングを行い、ｐ型半導体層１４の上端面を後退させる。表面に残った絶縁膜１３を除去する。表面に絶縁膜２１を形成し、絶縁膜２１の一部を除去してマスクとし、第２のアライメントマーク３を形成する。絶縁膜２１を除去した後、半導体表面を鏡面状に研磨する。
【選択図】図７１

Description

この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）およびバイポーラトランジスタ等の高耐圧で、かつ大電流容量の半導体素子を製造するための半導体素子の製造方法に関する。
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このｎ-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
その一方で、高抵抗のｎ-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、ｎ-ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ接合構造とした超接合半導体素子が公知である（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような構造の半導体素子では、並列ｐｎ接合構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ接合構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
超接合半導体素子を製造するにあたっては、上述した並列ｐｎ接合構造を有する半導体基板が用いられる。そのような半導体基板を低コストで、かつ高良品率で量産する方法として、ｎ型半導体基板にトレンチを形成し、そのトレンチの内部をｐ型半導体よりなるエピタキシャル成長層で埋め込む方法が公知である（例えば、特許文献５、特許文献６、特許文献７、特許文献８、特許文献９参照。）。この方法では、ｐ型半導体のエピタキシャル成長が終了すると、半導体基板の表面に１〜数μｍの段差や、酸化膜やポリシリコンが残るため、基板表面を研磨して、酸化膜やポリシリコンを除去し、基板表面を平坦化する必要がある。
この平坦化処理に関して、上記特許文献５には、エピタキシャル成長後の基板表面をＣＭＰ（化学機械研磨）法により研磨することが記載されている。また、上記特許文献６には、トレンチを形成する際のマスク酸化膜を研磨ストッパ膜として、ＣＭＰ法により基板表面の研磨を行うことが記載されている。ＣＭＰ法以外にも、ドライエッチング法により基板表面をシリコンエッチングする方法が公知である。上記特許文献６または上記特許文献７には、トレンチを形成する際のマスク酸化膜を研磨ストッパ膜として、シリコンエッチングを行うことが記載されている。
ところで、並列ｐｎ接合構造を有する半導体基板にＭＯＳＦＥＴ等の半導体素子を形成する際には、ＭＯＳＦＥＴ等のパターンと並列ｐｎ接合構造のパターンとの位置合わせを行う必要がある。この位置合わせを容易に行えるようにするため、基板表面を研磨して平坦化した後に、基板表面にマスク合わせ用ターゲットとなるアライメントマークを残す必要がある。上記特許文献８には、トレンチエッチング工程もしくはその前に、マスク合わせ用ターゲットとして、半導体基板の一部にアライメントトレンチを形成し、そのトレンチの内部にポリシリコン等の膜を埋め込むことが記載されている。
しかしながら、上記特許文献５〜８では、トレンチ内への半導体のエピタキシャル成長技術や表面を平坦化するための研磨技術については詳述されているが、研磨を行った場合にアライメントマークが残るか否かは不明である。つまり、基板表面の研磨によって、アライメントマークが消失してしまう可能性がある。アライメントマークが消失してしまうと、基板表面にＭＯＳＦＥＴ等の素子表面構造を作製する際に位置合わせを行うことができないため、素子表面構造を作製することができない。また、研磨後にアライメントマークが残ったとしても、基板表面とアライメントトレンチの底との段差があまりないと、高精度の位置合わせを行うことが困難であるため、マスクずれの原因となってしまう。
以上のような事情により、基板表面を研磨して平坦化した後に、アライメントマークの段差が明確に残っている必要がある。そこで、本発明者らは、第１のアライメントマークを用いてトレンチを形成し、エピタキシャル成長によってトレンチを埋めた後に酸化処理を行い、生成された酸化膜をパターニングすることによって第２のアライメントマークを形成する方法を先に提案している（例えば、特許文献９参照。）。
欧州特許出願公開第００５３８５４号明細書 米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平９−２６６３１１号公報 特開２０００−３４０５７８号公報 特開２００１−１９６５７３号公報 特開２００１−１６８３２７号公報 特許３４２４６６７号公報 特開２００４−０６３８９４号公報
しかしながら、上記特許文献９に開示された方法では、半導体基板に異なる幅のトレンチを形成して埋め込みエピタキシャル成長を行うと、基板表面の凹凸が大きくなるため、酸化膜をパターニングする際に、レジストむらが発生しやすい。そのため、設計寸法通りに加工することができず、アライメントマークの深さが変わってしまうことがある。アライメントマークが設計寸法よりも浅い場合には、基板表面を研磨したときに、アライメントマークを明確に残すことができないという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させることにより、並列ｐｎ接合構造を形成するにあたって、基板表面を平坦化した後にマスク合わせ用のアライメントマークを明確に残すことができる半導体素子の製造方法を提供することを目的とする。また、上述した従来技術による問題点を解消するため、レジストむらが発生するのを防ぐことができる半導体素子の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、前記第１導電型半導体層の一部をエッチングして第１のアライメントマークを形成する第２の工程と、前記第１のアライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記第１のアライメントマークよりも深いトレンチを形成する第４の工程と、前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層をエピタキシャル成長させる第５の工程と、前記絶縁膜を研磨ストッパとして前記第２導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第６の工程と、前記第６の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第２導電型半導体層をエッチングする第７の工程と、前記第２導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第１導電型半導体層の、前記第１のアライメントマークと異なる箇所をエッチングして第２のアライメントマークを形成する第８の工程と、前記第２のアライメントマークが形成された前記第１導電型半導体層および前記第２導電型半導体層の表面を鏡面状に研磨する第９の工程と、前記第７の工程と、前記第８の工程との間に、前記第７の工程でマスクとした前記絶縁膜を除去する第１０の工程と、を含み、前記第７の工程は、前記第２導電型半導体層のエッチング深さが、前記第６の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第２導電型半導体層をエッチングし、前記第８の工程は、前記第２導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第１導電型半導体層の、前記第２のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第１導電型半導体層をエッチングして前記第２のアライメントマークを形成する工程を含むことを特徴とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、前記第１導電型半導体層の一部をエッチングして第１のアライメントマークを形成する第２の工程と、前記第１のアライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記第１のアライメントマークよりも深いトレンチを形成する第４の工程と、前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層をエピタキシャル成長させる第５の工程と、前記絶縁膜を研磨ストッパとして前記第２導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第６の工程と、前記第６の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第２導電型半導体層をエッチングする第７の工程と、前記第２導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第１導電型半導体層の、前記第１のアライメントマークと異なる箇所をエッチングして第２のアライメントマークを形成する第８の工程と、前記第２のアライメントマークが形成された前記第１導電型半導体層および前記第２導電型半導体層の表面を鏡面状に研磨する第９の工程と、を含み、前記第７の工程は、前記第２導電型半導体層のエッチング深さが、前記第６の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第２導電型半導体層をエッチングし、前記第８の工程は、前記第２導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第１導電型半導体層の、前記第２のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第１導電型半導体層をエッチングして前記第２のアライメントマークを形成する工程を含むことを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第８の工程は、表面にレジストを形成する工程と、該レジストを選択的に開口させる工程と、異方性エッチングにより前記第１導電型半導体層をエッチングして前記第２のアライメントマークを形成する工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記低抵抗半導体基板の主面の面方位は、（１００）面に等価な面であり、オリエンテーションフラット面の面方位は、（１００）面に等価な面であることを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第４の工程は、トレンチ側壁の面方位が（１００）面に等価な面に平行になるように前記トレンチを形成することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第５の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第２導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第５の工程は、エピタキシャル成長した第２導電型半導体層の凹部の底が、前記第４の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第２導電型半導体層をエピタキシャル成長させることを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第４の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第５の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第２導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第５の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第２導電型半導体層の凹部の底が、前記第４の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第２導電型半導体層をエピタキシャル成長させることを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第８の工程は、前記第１のアライメントマークよりも深くなるように前記第２のアライメントマークを形成することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第７の工程は、異方性のエッチングにより前記第２導電型半導体層をエッチングすることを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第７の工程は、等方性のエッチングにより前記第２導電型半導体層をエッチングし、前記第２導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第９の工程は、前記第２のアライメントマークが残る程度に研磨することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第９の工程は、前記第１のアライメントマークが消失するまで研磨することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第９の工程は、前記第１のアライメントマークが残る程度に研磨することを特徴とする。
この発明によれば、半導体表面のミラー研磨を行う前に第２のアライメントマークを形成することにより、ミラー研磨後に第２のアライメントマークが残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、この発明によれば、トレンチ内にエピタキシャル成長した第２導電型半導体層のエッチバックを行うことにより、ミラー研磨前の半導体表面の段差が小さくなる。それによって、ミラー研磨時の研磨量を少なくすることができるので、ミラー研磨時間を短縮することができ、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性も向上する。
さらに、この発明によれば、第２導電型半導体層のエッチバック後に、その第２導電型半導体層の表面を保護した状態で第２のアライメントマークを形成することにより、第２のアライメントマークの深さを自由に変更することができる。それによって、ミラー研磨時の研磨量のばらつきを許容し得る範囲が広くなる。すなわち、ミラー研磨時の研磨量のばらつきが大きくなると、第２のアライメントマークの深さにばらつきが生じるが、その場合でも、その後の半導体素子を製造する工程においてマスク合わせを行うことができる程度のアライメントマークを残すことができる。また、ミラー研磨の各バッチ処理において研磨条件を一定にしても、各バッチ間に研磨量の差が生じるが、その差の許容範囲が広くなるので、各バッチ間の研磨量の差を許容することができる。
また、この発明によれば、最終的なアライメントマークの深さは、第２のアライメントマークを形成した後に行うミラー研磨の研磨量に依存するので、その研磨量を調整することによって任意の深さのアライメントマークを残すことができる。また、この発明によれば、トレンチ形成時にマスクとした前記絶縁膜を研磨ストッパとして研磨を行うことによって表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。
また、この発明によれば、等方性エッチングにより第２導電型半導体層のエッチバックを行うことにより、第２導電型半導体層のエピタキシャル成長時に形成される突起部が小さくなるので、異方性エッチングでエッチバックを行う場合よりもその突起部を小さくすることができる。それによって、ミラー研磨時の研磨量が少なくなり、ミラー研磨時間を短縮することができるので、製造コストが低減するとともに、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上する。さらに、この発明によれば、ミラー研磨時に第１のアライメントマークを研磨終了タイミングの指標として用いることができるので、適当な研磨量でミラー研磨を終わらせることができる。
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、前記第１導電型半導体層の一部をエッチングしてアライメントマークを形成する第２の工程と、前記アライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第４の工程と、前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第５の工程と、前記絶縁膜を研磨ストッパとして前記第２導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第６の工程と、前記第６の工程で研磨ストッパとした前記絶縁膜の研磨後に残った厚さ分だけ、前記第５の工程でトレンチ内にエピタキシャル成長した第２導電型半導体層の露出面をエッチングする第７の工程と、前記第６の工程で研磨ストッパとした前記絶縁膜を除去する第８の工程と、熱処理を行って、前記第８の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第９の工程と、前記第９の工程で半導体表面に生成した酸化膜を除去する第１０の工程と、を含み、前記第９の工程と、前記第１０の工程との間に、前記第９の工程で半導体表面に生成した前記酸化膜の一部を除去し、前記第１導電型半導体層の、アライメントマークの形成領域を露出させる第１１の工程と、前記第１１の工程で一部が除去された前記酸化膜をマスクとして前記第１導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第１２の工程と、をさらに有することを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、前記第１導電型半導体層の一部をエッチングしてアライメントマークを形成する第２の工程と、前記アライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第４の工程と、前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第５の工程と、前記絶縁膜を研磨ストッパとし、かつ該絶縁膜が研磨終了時に前記第３の工程における前記絶縁膜の形成時の厚さよりも薄い厚さで残るように、該絶縁膜および該絶縁膜上の前記第２導電型半導体層を研磨する第６の工程と、前記第６の工程で研磨ストッパとした前記絶縁膜を除去する第７の工程と、を含むことを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第７の工程の後に、熱処理を行って、該第７の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第８の工程と、前記第８の工程で半導体表面に生成した酸化膜を除去する第９の工程と、をさらに有することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第８の工程と、前記第９の工程との間に、前記第８の工程で半導体表面に生成した酸化膜の一部を除去し、前記第１導電型半導体層の、アライメントマークの形成領域を露出させる第１０の工程と、前記第１０の工程で一部が除去された酸化膜をマスクとして前記第１導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第１１の工程と、をさらに有することを特徴とする。
この発明によれば、第２導電型半導体層を研磨する際の研磨ストッパとした絶縁膜を除去した後に、この絶縁膜の下の半導体を研磨しないので、深いトレンチを形成する前に形成したアラインメントマークの段差が減少しない。従って、研磨ストッパとした絶縁膜を除去した後に、新たにアライメントマークを形成しなくてもよいので、製造プロセスを簡略化することができ、製造コストを低減することができる。また、この発明によれば、研磨ストッパとした絶縁膜の下の半導体を研磨しないことにより、超接合半導体素子作製用の半導体基板の厚さのばらつきが発生しないので、この基板を用いて作製された半導体素子の耐圧のばらつきを低減することができる。また、絶縁膜を研磨ストッパとして研磨を行った後に、エッチングによって研磨表面を完全に除去するので、研磨による基板の汚染を解消することができる。
本発明にかかる半導体素子の製造方法によれば、第１のアライメントマークを用いて第１導電型半導体層に深いトレンチを形成し、そのトレンチ内に第２導電型半導体層をエピタキシャル成長させ、研磨により平坦化した後、第２のアライメントマークを形成することによって、並列ｐｎ接合構造を有する半導体基板にマスク合わせ用のアライメントマークを明確に残すことができるという効果を奏する。また、本発明にかかる半導体素子の製造方法によれば、レジストむらが発生するのを防ぐことができるという効果を奏する。
本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態３により形成された第１のアライメントマークの一部を拡大して示す平面図である。 等方性エッチングにより形成された第１のアライメントマークの絶縁膜形成前の形状を示す要部断面図である。 等方性エッチングにより形成された第１のアライメントマークの絶縁膜形成後の形状を示す要部断面図である。 異方性エッチングにより形成された第１のアライメントマークの絶縁膜形成前の形状を示す要部断面図である。 異方性エッチングにより形成された第１のアライメントマークの絶縁膜形成後の形状を示す要部断面図である。 第２のアライメントマークを等方性エッチングで形成した場合の埋め込みエピタキシャル成長層の絶縁膜除去前の形状を拡大して示す要部断面図である。 第２のアライメントマークを等方性エッチングで形成した場合の埋め込みエピタキシャル成長層の絶縁膜除去後の形状を拡大して示す要部断面図である。 第２のアライメントマークを異方性エッチングで形成した場合の埋め込みエピタキシャル成長層の絶縁膜除去前の形状を拡大して示す要部断面図である。 第２のアライメントマークを異方性エッチングで形成した場合の埋め込みエピタキシャル成長層の絶縁膜除去後の形状を拡大して示す要部断面図である。 本発明の実施の形態４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態５による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態５による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態５による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態５による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態５による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態５による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態６による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態６による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態６による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態６による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態６による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態６による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態９による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態９による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態９による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態９による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態９による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１０による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１０による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１１による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の一部を拡大して示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１２による製造途中の半導体素子の一部を拡大して示す縦断面図である。 犠牲酸化前の半導体表面の形状をシミュレーションした結果を示す縦断面図である。 犠牲酸化後の半導体表面の形状をシミュレーションした結果を示す縦断面図である。 本発明の実施の形態１３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１３による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１４による製造途中の半導体素子の概略を示す縦断面図である。 本発明の実施の形態１４による製造途中の半導体素子の概略を示す縦断面図である。
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、以下の各実施の形態の説明および添付図面においては、同一の構成については同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１〜図１２は、本発明の実施の形態１による製造途中の半導体素子の概略を示す縦断面図である。まず、図１に示すように、アンチモンや砒素などのｎ型不純物がドーピングされたｎ型シリコン半導体よりなる低抵抗半導体基板１１を用意する。この低抵抗半導体基板１１の主面の面方位は、例えば（１００）面に等価な面である。また、オリエンテーションフラット面の面方位は、例えば（１００）面に等価な面である。
低抵抗半導体基板１１の濃度は、例えば２×１０18ｃｍ-3程度である。この低抵抗半導体基板１１の主面上に例えばリンドープのｎ型半導体層１２をエピタキシャル成長させる。ｎ型半導体層１２の厚さは、例えば５０μｍ程度である。ｎ型半導体層１２の濃度は、ドーパントがリンである場合、例えば６×１０15ｃｍ-3程度である。
ついで、図２に示すように、例えば異方性のドライエッチングを行って、ｎ型半導体層１２に第１のアライメントマーク１を形成する。第１のアライメントマーク１の深さは、例えば０．５〜１．０μｍ程度である。ここでは、第１のアライメントマーク１の深さを０．５μｍとして説明する。異方性エッチングに代えて、等方性のドライエッチングを行って、第１のアライメントマーク１を形成してもよい。
異方性エッチングを行う場合には、これ以降の工程において、第１のアライメントマーク１を基準にしてマスク合わせを行う際のアライメント精度を確保することができるという利点がある。ただし、後述する実施の形態３において詳細に説明するが、後の深いトレンチを形成する際に、ハードマスクとなる絶縁膜を厚くする必要がある。
それに対して、等方性エッチングを行う場合には、深いトレンチを形成するためのハードマスクとなる絶縁膜を薄くすることができるという利点があるが、その一方で、アライメント精度は異方性エッチングの場合よりも悪くなる。なお、第１のアライメントマーク１を、レジストマスクを用いてＲＩＥ（反応性イオンエッチング）などにより形成してもよいし、また、酸化膜を形成してトレンチエッチングを行うことにより形成してもよい。
ついで、図３に示すように、ｎ型半導体層１２および第１のアライメントマーク１の上に絶縁膜１３を設ける。絶縁膜１３は、酸化膜、窒化膜、または窒化膜と酸化膜の２層構造の膜などである。特に限定しないが、ここでは、ｎ型半導体層１２の酸化を行い、絶縁膜１３として例えば約２．５μｍの厚さの酸化膜を形成する。
そして、絶縁膜１３のパターニングを行い、絶縁膜１３の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。このとき、第１のアライメントマーク１は、絶縁膜１３で覆われたままである。ハードマスクの開口部分の幅は、例えば約５μｍである。また、ハードマスクの酸化膜が残っている部分の幅は、例えば約５μｍである。この場合には、約５μｍ間隔で約５μｍ幅のトレンチが形成されることになる。
ついで、図４に示すように、絶縁膜１３をハードマスクとして、ｎ型半導体層１２に深いトレンチ２を形成する。トレンチ２の深さは、例えば５０μｍ程度である。また、トレンチ２の側壁の面方位は、おおむね（１００）面に等価な面に平行な面である。ｎ型半導体層１２をエッチングする際に、絶縁膜１３も例えば１μｍ程度、エッチングされるので、トレンチ形成後の絶縁膜１３の厚さは、例えば約１．５μｍになる。ついで、常圧の水素雰囲気で熱処理を行い、トレンチ２の側壁および底面を覆う自然酸化膜（図４では、図示省略）を除去する。
続いて、図５に示すように、常圧で、例えばボロンドープのｐ型半導体層１４をエピタキシャル成長させて、トレンチ２内にｐ型半導体層１４を選択的に充填する。その際、ｐ型半導体層１４の、トレンチ２の幅方向（図５の図面左右方向）の中心部に凹部ができる。この凹部の底１５、すなわちｐ型半導体層１４の最も低い箇所が、ハードマスクとした絶縁膜１３の表面１６よりも高くなるまで、エピタキシャル成長を行う。
ｎ型半導体層１２に幅の異なるトレンチ２を形成した場合には、最も幅の狭いトレンチ２を埋めるｐ型半導体層１４の凹部の底１５が、絶縁膜１３の表面１６よりも高くなるようにする。ｐ型半導体層１４の濃度は、ドーパントがボロンである場合、例えば６×１０15ｃｍ-3程度である。この濃度は、導電型が逆ではあるが、低抵抗半導体基板１１上のｎ型半導体層１２の濃度と同じである。これにより、ｎ型半導体領域とｐ型半導体領域の濃度が等しい並列ｐｎ接合構造が形成される。
ついで、図６に示すように、トレンチ形成時にハードマスクとした絶縁膜１３をストッパとして研磨を行い、ｐ型半導体層１４の、絶縁膜１３の表面上に選択的にエピタキシャル成長した部分を除去する。上述したように、ｐ型半導体層１４を、その凹部の底１５が絶縁膜１３の表面１６よりも高くなるようにエピタキシャル成長させたので、ここでの研磨により、研磨面は、第１のアライメントマーク１上の部分を除いて、凹凸のない平坦な面となる。第１のアライメントマーク１は、ｎ型半導体層１２に凹状に形成されており、かつ絶縁膜１３で覆われているので、ここでの研磨が終了した後も残る。
ついで、図７に示すように、絶縁膜１３を残したまま、絶縁膜１３およびｐ型半導体層１４の表面にレジスト１７を塗布する。そして、フォトリソグラフィおよびエッチングを行って、絶縁膜１３の一部を除去し、ｎ型半導体層１２の、第２のアライメントマークの形成領域のみを露出させる。ｐ型半導体層１４は、レジスト１７で覆われたままである。フォトリソグラフィ工程において、露光を行う際のマスクの位置合わせ（アライメント）には、第１のアライメントマーク１を用いる。
ついで、図８に示すように、絶縁膜１３をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行って、第２のアライメントマーク３を形成する。同時に、トレンチ２内のｐ型半導体層１４をエッチングし、後のミラー研磨において研磨される面の段差を小さくする。このときのエッチング深さは、例えば１．５〜２μｍ程度である。
エッチング深さが１．５μｍである場合には、上述したように、深いトレンチ２を形成した後に残った絶縁膜１３の厚さが約１．５μｍであるので、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面とほぼ同じ高さになる。エッチング深さが１．５μｍよりも深い場合には、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面よりも低くなる。エッチング深さが２μｍである場合には、ｐ型半導体層１４の露出面は、第１のアライメントマーク１の底面とほぼ同じ高さになる。ここでは、第２のアライメントマーク３の深さを約２μｍとして説明する。
ついで、図９に示すように、表面に残った絶縁膜１３を全て除去する。そして、図１０、図１１または図１２に示すように、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。ここでは、第２のアライメントマーク３の深さが約２μｍであるので、ミラー研磨時の研磨量を例えば０．５〜１．５μｍ程度にすればよい。これによって、第２のアライメントマーク３として、０．５〜１．５μｍ程度の深さの段差が残るので、以後、素子の表面構造を作製する際には、この段差を基準としてマスク合わせを行えばよい。
図１０、図１１および図１２は、それぞれミラー研磨時の研磨深さを図９のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線にした場合に相当する。これらの図に示すように、ミラー研磨によって、第１のアライメントマーク１が消失してもよいし（図１１、図１２）、消失せずに残っていてもよい（図１０）。ミラー研磨によって第１のアライメントマーク１を消失させる場合には、第１のアライメントマーク１を研磨モニタとして活用することができる。
すなわち、研磨中に第１のアライメントマーク１が消失した時点で、研磨を終了させればよい。このようにすれば、適当な研磨量でミラー研磨を終わらせることができる。なお、第１のアライメントマーク１を研磨モニタに用いる代わりに、ｎ型半導体層１２の、第１のアライメントマーク１と同じ深さのところに研磨モニタを形成しておいてもよい。
実施の形態１によれば、以下のような効果が得られる。ミラー研磨後に第２のアライメントマーク３が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。特に、異方性エッチングで第１および第２のアライメントマーク１，３を形成するので、アライメントマークの精度を向上させることができる。また、第２のアライメントマーク３を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。
また、第２のアライメントマーク３を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。また、トレンチ２内のｐ型半導体層１４のエッチバックにより、ｐ型半導体層１４の表面とｎ型半導体層１２の表面との段差を小さくすることができるので、ミラー研磨時の研磨量を少なくすることができる。従って、ミラー研磨時間を短縮することができるので、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上するという効果も得られる。
実施の形態２．
図１３〜図１７は、本発明の実施の形態２による製造途中の半導体素子の概略を示す縦断面図である。実施の形態２は、実施の形態１とは、第２のアライメントマーク３を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態１と同様の構成についての説明を省略し、実施の形態１と異なる構成についてのみ説明する。
まず、図１〜図７に示す工程に従って、ｎ型半導体層１２の、第２のアライメントマークの形成領域のみを露出させる。その後、図１３に示すように、絶縁膜１３をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行う。このときのエッチング深さは、１．５μｍ程度である。従って、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面とほぼ同じ高さになる。そして、図１４に示すように、表面に残った絶縁膜１３を全て除去した後、図１５、図１６または図１７に示すように、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。
ここで、実施の形態１においては説明を省略したが、トレンチ２内にｐ型半導体層１４をエピタキシャル成長させる前の水素雰囲気の熱処理により、絶縁膜１３とｎ型半導体層１２との界面にノッチが形成される。従って、ｐ型半導体層１４をエピタキシャル成長させると、このノッチにもｐ型半導体層１４が充填されるので、ｐ型半導体層１４の突起部ができる。実施の形態２のように、ｐ型半導体層１４のエッチバックにより、ｐ型半導体層１４の露出面と、ｎ型半導体層１２とその上の絶縁膜１３との界面とを、ほぼ同じ高さにする場合には、この突起部のみをミラー研磨時に除去すればよい。
従って、ミラー研磨時の研磨量は、例えば０．１μｍ程度でよい。このときの研磨深さは、図１４のＤ−Ｄ線に相当する。そして、図１５に示すように、ミラー研磨後の第２のアライメントマーク３の深さは、１．４μｍ程度になる。また、ミラー研磨時の研磨量を例えば０．４μｍ程度に増やしてもよい。このときの研磨深さは、図１４のＥ−Ｅ線に相当し、図１６に示すように、ミラー研磨後に１．１μｍ程度の深さの第２のアライメントマーク３が残る。
さらに、第１のアライメントマーク１を研磨モニタとして活用し、第１のアライメントマーク１が消失した時点でミラー研磨を終了させる場合の研磨量は、０．７μｍ程度である。このときの研磨深さは、図１４のＦ−Ｆ線に相当し、図１７に示すように、ミラー研磨後に０．８μｍ程度の深さの第２のアライメントマーク３が残る。以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行う。実施の形態２によれば、実施の形態１と同様の効果が得られる。
実施の形態３．
図１８〜図２８は、本発明の実施の形態３による製造途中の半導体素子の概略を示す縦断面図である。実施の形態３は、実施の形態１において、第１および第２のアライメントマーク１，３を等方性ドライエッチングにより形成するようにしたものである。以下の説明においては、実施の形態１と同様の構成についての説明を省略し、実施の形態１と異なる構成についてのみ説明する。
まず、図１に示す工程に従って、低抵抗半導体基板１１上にｎ型半導体層１２をエピタキシャル成長させる。その後、図１８に示すように、等方性のドライエッチングを行って、ｎ型半導体層１２に第１のアライメントマーク１を形成する。具体的には、例えばｎ型半導体層１２の表面にレジストマスクを形成し、ＣＤＥ（ケミカルドライエッチング）を行うことによって、第１のアライメントマーク１を形成することができる。第１のアライメントマーク１の深さは、例えば０．５〜１．０μｍ程度である。ここでは、第１のアライメントマーク１の深さを０．５μｍとして説明する。
ついで、図１９に示すように、ｎ型半導体層１２および第１のアライメントマーク１の上に絶縁膜１３を設ける。絶縁膜１３は、酸化膜や窒化膜、あるいは窒化膜と酸化膜の２層構造の膜などである。特に限定しないが、ここでは、第１のアライメントマーク１を形成した基板に対して酸化を行い、絶縁膜１３として例えば約２μｍの厚さの酸化膜を形成する。そして、絶縁膜１３のパターニングを行い、絶縁膜１３の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。
ついで、図２０〜図２３に示す工程を行う。図２０、図２１、図２２および図２３に示す工程は、それぞれ図４、図５、図６および図７に示す工程に相当する。ただし、図２０、図２１、図２２および図２３では、第１のアライメントマーク１が等方性エッチングにより形成された形状となっている。実施の形態３では、トレンチ形成後の絶縁膜１３の厚さは、例えば約１μｍになる。
ついで、図２４に示すように、絶縁膜１３をマスクとして、ＣＤＥなどの等方性のドライエッチングを行い、第２のアライメントマーク３を形成する。同時に、トレンチ２内のｐ型半導体層１４をエッチングし、後のミラー研磨において研磨される面の段差を小さくする。このときのエッチング深さは、例えば１〜１．５μｍ程度である。
エッチング深さが１μｍである場合には、トレンチ形成後の絶縁膜１３の厚さが約１μｍであるので、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面とほぼ同じ高さになる。エッチング深さが１μｍよりも深い場合には、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面よりも低くなる。エッチング深さが１．５μｍである場合には、ｐ型半導体層１４の露出面は、第１のアライメントマーク１の底面とほぼ同じ高さになる。ここでは、第２のアライメントマーク３の深さを約１．５μｍとして説明する。
ついで、図２５に示すように、絶縁膜１３を除去し、その後、図２６、図２７または図２８に示すように、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。ここでは、第２のアライメントマーク３の深さが約１．５μｍであるので、ミラー研磨時の研磨量を例えば０．５〜１μｍ程度にすればよい。これによって、第２のアライメントマーク３として、０．５〜１μｍ程度の深さの段差が残るので、以後、以後、素子の表面構造を作製する際には、この段差を基準としてマスク合わせを行えばよい。
図２６、図２７および図２８は、それぞれミラー研磨時の研磨深さを図２５のＧ−Ｇ線、Ｈ−Ｈ線およびＩ−Ｉ線にした場合に相当する。実施の形態１と同様に、ミラー研磨によって、第１のアライメントマーク１が消失してもよいし（図２７、図２８）、消失せずに残っていてもよい（図２６）。ミラー研磨によって第１のアライメントマーク１を消失させる場合には、第１のアライメントマーク１を研磨モニタとして活用することができる。
ここで、等方性エッチングを行って第１のアライメントマーク１を形成する場合の利点について、絶縁膜１３を酸化膜として、図２９〜図３３を参照して説明する。図２９は、第１のアライメントマーク１の一部を示す平面図であり、図３０〜図３３は、図２９のＺ−Ｚ線における断面構成を示す要部断面図である。図３０および図３１には、等方性エッチングにより第１のアライメントマーク１を形成した状態、およびその後に酸化した状態がそれぞれ示されている。また、図３２および図３３には、異方性エッチングにより第１のアライメントマーク１を形成した状態、およびその後に酸化した状態がそれぞれ示されている。
図３１に示すように、等方性エッチングにより形成された第１のアライメントマーク１の周囲および丸みを帯びた角部における酸化膜（絶縁膜１３）の厚さを、それぞれｔ１およびｔ２とする。また、図３３に示すように、異方性エッチングにより形成された第１のアライメントマーク１の周囲および角部における酸化膜（絶縁膜１３）の厚さを、それぞれｔ３およびｔ４とする。ｔ１、ｔ２、ｔ３およびｔ４の大小関係は、ｔ４＜ｔ１＝ｔ２＝ｔ３となる。つまり、等方性エッチングを行う場合には、異方性エッチングを行う場合と比較して、第１のアライメントマーク１の角部において、絶縁膜１３が厚くなる。
従って、等方性エッチングを行う場合には、異方性エッチングを行う場合よりも絶縁膜１３を全体的に薄くすることができる。絶縁膜１３を薄くしても、後の工程で深いトレンチ２を形成するためにトレンチエッチングを行っている最中に、第１のアライメントマーク１の角部で絶縁膜１３が破れてしまうことはない。このように、絶縁膜１３をＣＶＤ（化学気相成長）法などで形成する場合、絶縁膜１３のカバレッジが向上するので、絶縁膜１３を薄くすることができる。また、熱酸化法などによってトレンチ２のハードマスクを形成する場合には、３次元的な形状効果による局所的な膜厚の低下を防ぐことができるので、ハードマスクを薄くすることができる。
等方性エッチングを行って第２のアライメントマーク３を形成する場合の利点について、図３４〜図３７を参照して説明する。図３４および図３５には、等方性エッチングにより第２のアライメントマーク３を形成した場合のｐ型半導体層１４のそれぞれ絶縁膜１３を除去する前と除去した後の断面形状が示されている。また、図３６および図３７には、異方性エッチングにより第２のアライメントマーク３を形成した場合のｐ型半導体層１４の、それぞれ絶縁膜１３を除去する前と除去した後の断面形状が示されている。
実施の形態１において説明したように、通常、トレンチ２内にｐ型半導体層１４をエピタキシャル成長させる前に、水素雰囲気での熱処理を行ってトレンチ２の表面の自然酸化膜を除去する。この熱処理の際に、露出した絶縁膜１３の、絶縁膜１３とｎ型半導体層１２との界面部分がエッチングされ、ノッチが形成される。従って、ｐ型半導体層１４をエピタキシャル成長させると、このノッチにもｐ型半導体層１４が充填される。
等方性エッチングにより第２のアライメントマーク３を形成する際に、絶縁膜１３とｐ型半導体層１４との選択比を充分に確保し、ノッチを埋める突起部１８までエッチングを進めることによって、絶縁膜１３はエッチングされないが、突起部１８はエッチングされて小さくなるか、またはなくなる。従って、絶縁膜１３を除去した後の表面には、突起部１８がないか、あってもその突出量が小さいので、ミラー研磨時の研磨量を少なくすることができる。
それに対して、異方性エッチングにより第２のアライメントマーク３を形成する場合には、ノッチを埋める突起部１８は、エッチングされずに残ってしまう。従って、絶縁膜を除去した後の表面には、突起部１８が大きいまま残ってしまうため、ミラー研磨時の研磨量を少なくすることはできない。実施の形態３によれば、上述した効果の他、実施の形態１と同様の効果が得られる。ただし、第１および第２のアライメントマーク１，３を異方性エッチングで形成する場合に得られるアライメントマークの精度向上という効果を除く。
実施の形態４．
図３８〜図４２は、本発明の実施の形態４による製造途中の半導体素子の概略を示す縦断面図である。実施の形態４は、実施の形態３とは、第２のアライメントマーク３を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態３と同様の構成についての説明を省略し、実施の形態３と異なる構成についてのみ説明する。
まず、図１、図１８〜図２３に示す工程に従って、ｎ型半導体層１２の、第２のアライメントマークの形成領域のみを露出させる。その後、図３８に示すように、絶縁膜１３をマスクとして、ＣＤＥなどの等方性のドライエッチングを行う。このときのエッチング深さは、１μｍ程度である。従って、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面とほぼ同じ高さになる。そして、図３９に示すように、表面に残った絶縁膜１３を全て除去した後、図４０、図４１または図４２に示すように、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。
ここで、実施の形態３において説明した通り、トレンチ２内にｐ型半導体層１４をエピタキシャル成長させるときに、絶縁膜１３とｎ型半導体層１２との界面のノッチにｐ型半導体層１４が充填されることによって、ｐ型半導体層１４の突起部１８ができる。実施の形態４のように、ｐ型半導体層１４のエッチバックにより、ｐ型半導体層１４の露出面と、ｎ型半導体層１２とその上の絶縁膜１３との界面とを、ほぼ同じ高さにする場合には、この突起部１８のみをミラー研磨時に除去すればよい。
従って、ミラー研磨時の研磨量は、例えば０．１μｍ程度でよい。このときの研磨深さは、図３９のＪ−Ｊ線に相当する。そして、図４０に示すように、ミラー研磨後の第２のアライメントマーク３の深さは、０．９μｍ程度になる。また、ミラー研磨時の研磨量は、例えば０．２μｍ程度でもよい。このときの研磨深さは、図３９のＫ−Ｋ線に相当し、図４１に示すように、ミラー研磨後に０．８μｍ程度の深さの第２のアライメントマーク３が残る。また、ミラー研磨時の研磨量を例えば０．４μｍ程度に増やしてもよい。このときの研磨深さは、図３９のＬ−Ｌ線に相当し、図４２に示すように、ミラー研磨後に０．６μｍ程度の深さの第２のアライメントマーク３が残る。
さらに、第１のアライメントマーク１を研磨モニタとして活用し、第１のアライメントマーク１が消失した時点でミラー研磨を終了させる場合の研磨量は、０．５μｍ程度である。このときの研磨深さは、図３９に特に示してはいないが、第１のアライメントマーク１の底までの深さである。そして、ミラー研磨後の第２のアライメントマーク３の深さは、０．５μｍ程度になる。以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行う。実施の形態４によれば、実施の形態３と同様の効果が得られる。
実施の形態５．
図４３〜図４８は、本発明の実施の形態５による製造途中の半導体素子の概略を示す縦断面図である。実施の形態５は、実施の形態１または２において、ｐ型半導体層１４のエピタキシャル成長によりできるｐ型半導体層１４の突起部を、ミラー研磨を行わずに、酸化膜の形成と除去を行うことにより、除去するようにしたものである。以下の説明においては、実施の形態１または２と同様の構成についての説明を省略し、実施の形態１または２と異なる構成についてのみ説明する。
まず、図１〜図７に示す工程に従って、ｎ型半導体層１２の、第２のアライメントマークの形成領域のみを露出させる。このときの絶縁膜１３の厚さをｔｏｘ１とする（図４３参照）。その後、図８または図１３に示すように、絶縁膜１３をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行う。このときのエッチング深さによって、これ以降、第２のアライメントマーク３を形成し、絶縁膜１３を除去するまでの工程は、実施の形態１および実施の形態２のいずれかと同様になる。エッチング深さがｔｏｘ１よりも深ければ実施の形態１と同様であり、エッチング深さがおおむねｔｏｘ１であれば実施の形態２と同様である。ここでは、エッチング深さがおおむねｔｏｘ１であるとして説明する。
ｐ型半導体層１４もおおむねｔｏｘ１のエッチング深さでエッチバックされるので、図４３に拡大して示すように、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面とほぼ同じ高さになる。ただし、ｐ型半導体層１４をエピタキシャル成長させるときに、絶縁膜１３とｎ型半導体層１２との界面にできたノッチにｐ型半導体層１４が充填されているので、表面に残った絶縁膜１３を全て除去してｎ型半導体層１２とｐ型半導体層１４の表面を露出させると（図１４参照）、図４４に拡大して示すように、表面にｐ型半導体層１４の突起部１８が残る。
この状態で、図４５に示すように、再び酸化処理を行ってｎ型半導体層１２、ｐ型半導体層１４、第１のアライメントマーク１および第２のアライメントマーク３の表面に犠牲酸化膜１９を形成する。この犠牲酸化処理により、図４６に拡大して示すように、犠牲酸化膜１９には、ｐ型半導体層１４の突起部１８を反映した酸化膜の突起部２０が形成される。ｐ型半導体層１４の突起部１８の大きさは、０．２μｍ程度であるので、犠牲酸化膜１９が例えば０．５μｍ程度の厚さになるように酸化処理を行えばよい。そうすれば、ｐ型半導体層１４の突起部１８は全て酸化膜となり、さらにｎ型半導体層１２およびｐ型半導体層１４の深さ方向に酸化が進行する。それによって、犠牲酸化膜１９と半導体層１２，１４との界面に、段差がほとんどない状態となる。
ついで、図４７に示すように、犠牲酸化膜１９を剥離する。このようにすることによって、図４８に拡大して示すように、ｎ型半導体層１２およびｐ型半導体層１４の表面が、凹凸のないおおむね平坦化された面となる。ただし、この犠牲酸化処理によって第２のアライメントマーク３の形状が鈍ってしまうが、ｔｏｘ１を例えば１〜１．５μｍ程度にすれば、第２のアライメントマーク３の深さが１〜１．５μｍ程度になるので、以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行えばよい。
実施の形態５によれば、犠牲酸化膜を除去した後に第２のアライメントマーク３が残るので、ミラー研磨を行うことなく、表面が平坦であり、かつアライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、異方性エッチングで第１および第２のアライメントマーク１，３を形成するので、アライメントマークの精度を向上させることができる。また、第２のアライメントマーク３を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。さらに、第２のアライメントマーク３を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。
実施の形態６．
図４９〜図５４は、本発明の実施の形態６による製造途中の半導体素子の概略を示す縦断面図である。実施の形態６は、実施の形態５において、第２のアライメントマーク３を等方性エッチングにより形成するようにしたものである。以下の説明においては、実施の形態５と同様の構成についての説明を省略し、実施の形態５と異なる構成についてのみ説明する。
まず、図１〜図７に示す工程に従って、ｎ型半導体層１２の、第２のアライメントマークの形成領域のみを露出させる。このときの絶縁膜１３の厚さをｔｏｘ２とする（図５０参照）。その後、図４９に示すように、絶縁膜１３をマスクとして、ＣＤＥなどの等方性ドライエッチングを行う。このときのエッチング深さは、例えばおおむねｔｏｘ２である。従って、ｐ型半導体層１４もおおむねｔｏｘ２のエッチング深さでエッチバックされるので、図５０に拡大して示すように、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面とほぼ同じ高さになる。
また、絶縁膜１３とｎ型半導体層１２との界面にできたノッチを埋めるｐ型半導体層１４の突起部１８もエッチングされる。従って、表面に残った絶縁膜１３を全て除去してｎ型半導体層１２とｐ型半導体層１４の表面を露出させると、図５１に拡大して示すように、表面にｐ型半導体層１４の突起部１８が残るが、その大きさは、実施の形態５における場合よりも小さい。この突起部１８の大きさは、例えば０．１μｍ程度である。
この状態で、図５２に示すように、再び酸化処理を行ってｎ型半導体層１２、ｐ型半導体層１４、第１のアライメントマーク１および第２のアライメントマーク３の表面に犠牲酸化膜１９を形成する。この犠牲酸化処理により、図５３に拡大して示すように、犠牲酸化膜１９には、ｐ型半導体層１４の突起部１８を反映した酸化膜の突起部２０が形成される。その際、犠牲酸化膜１９が例えば０．２μｍ程度の厚さになるように酸化処理を行えば、ｐ型半導体層１４の突起部１８は全て酸化膜となる。そして、さらにｎ型半導体層１２およびｐ型半導体層１４の深さ方向に酸化が進行し、それによって、犠牲酸化膜１９と半導体層１２，１４との界面に、段差がほとんどない状態となる。
ついで、図５４に示すように、犠牲酸化膜１９を剥離する。このようにすることによって、ｎ型半導体層１２およびｐ型半導体層１４の表面が、凹凸のないおおむね平坦化された面となる（図４８参照）。ただし、この犠牲酸化処理によって第２のアライメントマーク３の形状が鈍ってしまうが、犠牲酸化膜１９を薄くすることができるので、第２のアライメントマーク３として、マスク合わせを行うことができる程度の段差が残る。従って、以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行えばよい。実際に、本発明者らが、実施の形態６の方法に従い、犠牲酸化膜１９の厚さを０．４μｍとして試作したところ、第２のアライメントマーク３を基準として全く問題なくマスク合わせを行うことができた。
実施の形態６によれば、犠牲酸化膜を除去した後に第２のアライメントマーク３が残るので、ミラー研磨を行うことなく、表面が平坦であり、かつアライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、第２のアライメントマーク３を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。さらに、第２のアライメントマーク３を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。
実施の形態７．
図５５〜図６４は、本発明の実施の形態７による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態１と同様の構成についての説明を省略し、実施の形態１と異なる構成についてのみ説明する。
低抵抗半導体基板１１の用意から、トレンチ形成時のハードマスクである絶縁膜１３をストッパとして研磨を行い、ｐ型半導体層１４の、絶縁膜１３の表面上の部分を除去するまでは、図１〜図６に示す工程と同じである。ただし、ここでは、第１のアライメントマーク１の深さを１μｍとして説明する。なお、異方性エッチングに代えて、等方性のドライエッチングを行って、第１のアライメントマーク１を形成してもよい。
ついで、図５５に示すように、表面に残った絶縁膜１３を全て除去する。そして、図５６に示すように、ｎ型半導体層１２、ｐ型半導体層１４および第１のアライメントマーク１の表面に、再び絶縁膜２１を形成する。絶縁膜２１は、酸化膜、窒化膜、または窒化膜と酸化膜の２層構造の膜などである。特に限定しないが、ここでは、ｎ型半導体層１２およびｐ型半導体層１４の酸化を行い、絶縁膜２１として酸化膜を形成する。この酸化膜の厚さは、後の工程で、酸化膜と半導体層との選択比に応じて、目的とする深さの第２のアライメントマークが得られるような厚さとする。酸化膜（絶縁膜２１）の厚さを、例えば０．４μｍ程度とする。
ついで、図５７に示すように、フォトリソグラフィおよびエッチングを行って、絶縁膜２１の一部を除去し、ｎ型半導体層１２の、第２のアライメントマークの形成領域のみを露出させる。ｐ型半導体層１４は、絶縁膜２１で覆われたままである。フォトリソグラフィ工程において、露光を行う際のマスクの位置合わせ（アライメント）には、第１のアライメントマーク１を用いる。ついで、図５８に示すように、絶縁膜２１をマスクとして、異方性のドライエッチングを行って、第２のアライメントマーク３を形成する。このとき、ｐ型半導体層１４は、エッチバックされない。ここでは、第２のアライメントマーク３の深さを例えば５μｍとする。なお、異方性エッチングに代えて、等方性のドライエッチングを行って、第２のアライメントマーク３を形成してもよい。
ついで、図５９に示すように、表面に残った絶縁膜２１を全て除去する。そして、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第１のアライメントマーク１が消失してもよいし（図６３、図６４）、消失せずに残っていてもよい（図６１、図６２）。図６０に、ミラー研磨時の異なる４つの研磨量を示す。Ｍ−Ｍ線およびＮ−Ｎ線で示す研磨深さでは、それぞれ図６１および図６２に示すように、第１のアライメントマーク１が残る。
Ｏ−Ｏ線およびＰ−Ｐ線で示す研磨深さでは、それぞれ図６３および図６４に示すように、第１のアライメントマーク１は残らない。Ｏ−Ｏ線で示す研磨深さとする場合には、第１のアライメントマーク１を研磨モニタとして活用することができるので、研磨中に第１のアライメントマーク１が消失した時点で、ミラー研磨を終了させる。以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行えばよい。
実施の形態７によれば、ミラー研磨後に第２のアライメントマーク３が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。特に、第２のアライメントマーク３を形成する際にｐ型半導体層１４がエッチバックされないので、任意の深さの第２のアライメントマーク３を形成することができる。また、異方性エッチングで第１および第２のアライメントマーク１，３を形成する場合には、アライメントマークの精度を向上させることができる。また、ミラー研磨によって除去する量（研磨深さ）を、ｎ型半導体層１２の露出面から第２のアライメントマーク３が消失する直前までの間に設定することができるので、ミラー研磨時の研磨量に余裕ができる。このことは、面内ばらつきに余裕を与える設計とすることが可能となることに相当する。
実施の形態８．
図６５〜図７１は、本発明の実施の形態８による製造途中の半導体素子の概略を示す縦断面図である。実施の形態８は、実施の形態７において、絶縁膜１３をストッパとして研磨を行った後にｐ型半導体層１４のエッチバックを行うようにしたものである。以下の説明においては、実施の形態７と同様の構成についての説明を省略し、実施の形態７と異なる構成についてのみ説明する。
まず、図１〜図６に示す工程に従って、絶縁膜１３をストッパとして研磨を行い、ｐ型半導体層１４の、絶縁膜１３の表面上の部分を除去する。ついで、図６５に示すように、残った絶縁膜１３をマスクとして異方性または等方性のエッチングを行い、トレンチ２内のｐ型半導体層１４の上端面を後退させる。このときのｐ型半導体層１４の後退量は、マスクとした絶縁膜１３の厚さとおおむね同じである。従って、ｐ型半導体層１４の露出面は、ｎ型半導体層１２とその上の絶縁膜１３との界面とほぼ同じ高さになる。
ついで、図６６に示すように、表面に残った絶縁膜１３を全て除去する。ｎ型半導体層１２およびｐ型半導体層１４の表面は、おおむね平坦になる。そして、図６７に示すように、ｎ型半導体層１２、ｐ型半導体層１４および第１のアライメントマーク１の表面に、酸化膜、窒化膜、または窒化膜と酸化膜の２層構造の膜などからなる絶縁膜２１を形成する。これ以降は、実施の形態７と同様である。すなわち、図６８に示すように、絶縁膜２１の一部を除去する。そして、図６９に示すように、ｐ型半導体層１４を絶縁膜２１で覆った状態のまま異方性エッチングを行って、例えば５μｍの深さの第２のアライメントマーク３を形成する。
なお、第２のアライメントマーク３を５μｍよりも深く形成してもよい。しかしながら、第２のアライメントマーク３を深く形成した場合、例えば第２のアライメントマーク３の深さを１０μｍにした場合には、後のミラー研磨によって９μｍ程度の研磨量の余裕ができるが、９μｍの取り代で研磨を行った場合には、並列ｐｎ接合構造の深さ方向の長さが４１μｍとなり、耐圧が低くなってしまう。このような不具合が生じるおそれがあるので、第２のアライメントマーク３の深さを適切に決定する必要がある。
ついで、図７０に示すように、絶縁膜２１を全て除去する。その後、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。図７１に、ミラー研磨時の異なる４つの研磨量を示す。Ｑ−Ｑ線およびＲ−Ｒ線で示す研磨深さでは、第１のアライメントマーク１が残る（図６１、図６２参照）。Ｑ−Ｑ線で示す研磨深さとする場合、その研磨量は微量であり、ｎ型半導体層１２と絶縁膜１３との界面に形成されたノッチにｐ型半導体層１４が充填されてできた突起部１８を除去するための研磨に相当する。
また、Ｓ−Ｓ線およびＴ−Ｔ線で示す研磨深さでは、第１のアライメントマーク１は残らない（図６３、図６４参照）。Ｓ−Ｓ線で示す研磨深さとする場合には、第１のアライメントマーク１を研磨モニタとして活用することができる。以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行えばよい。実施の形態８によれば、実施の形態７と同様の効果が得られる。また、ｐ型半導体層１４のエッチバックにより、ｎ型半導体層１２の表面とｐ型半導体層１４の表面がおおむね同じ高さになるので、第２のアライメントマーク３を形成するために絶縁膜２１をパターニングする際に、レジストむらが発生するのを抑制することができるので、開口寸法を精度よく制御することができる。
実施の形態９．
図７２〜図７６は、本発明の実施の形態９による製造途中の半導体素子の概略を示す縦断面図である。実施の形態９は、実施の形態８において、ｐ型半導体層１４のエッチバックを行った後に、絶縁膜１３を除去せずに残した状態のまま、さらに絶縁膜２１を形成するようにしたものである。以下の説明においては、実施の形態８と同様の構成についての説明を省略し、実施の形態８と異なる構成についてのみ説明する。
まず、図１〜図６および図６５に示す工程に従って、絶縁膜１３をマスクとして異方性または等方性のエッチングを行い、トレンチ２内のｐ型半導体層１４の上端面を後退させる。ついで、図７２に示すように、酸化を行い、絶縁膜２１を形成する。この酸化は、後に第２のアライメントマーク３を形成する際にｐ型半導体層１４がエッチングされるのを回避することを目的とするものである。従って、酸化膜や窒化膜などの絶縁膜をＣＶＤなどで堆積することにより、絶縁膜２１を形成してもよい。これは、上述した実施の形態７または８においても同様である。
これ以降は、実施の形態８と同様である。すなわち、絶縁膜２１の一部を除去し、図７３に示すように、ｐ型半導体層１４を絶縁膜２１で覆った状態のまま異方性エッチングを行って、例えば５μｍの深さの第２のアライメントマーク３を形成する。なお、第２のアライメントマーク３を５μｍよりも深く形成してもよい。ついで、図７４に示すように、絶縁膜２１を全て除去する。その後、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。
図７５に、ミラー研磨時の異なる４つの研磨量を示す。Ｕ−Ｕ線で示す研磨深さでは、図７６に示すように、その研磨量は０．２μｍ程度の微量であり、ｐ型半導体層１４での段差をなくす程度である。従って、第１のアライメントマーク１が残る。また、Ｖ−Ｖ線で示す研磨深さでも、第１のアライメントマーク１が残る（図６２参照）。また、Ｗ−Ｗ線およびＸ−Ｘ線で示す研磨深さでは、第１のアライメントマーク１は残らない（図６３、図６４参照）。Ｗ−Ｗ線で示す研磨深さとする場合には、第１のアライメントマーク１を研磨モニタとして活用することができる。以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行えばよい。実施の形態９によれば、実施の形態８と同様の効果が得られる。
実施の形態１０．
図７７および図７８は、本発明の実施の形態１０による製造途中の半導体素子の概略を示す縦断面図である。実施の形態１０は、実施の形態７において、第２のアライメントマーク３を形成する際に、絶縁膜２１に代えて、レジストによりｐ型半導体層１４を保護するようにしたものである。以下の説明においては、実施の形態７と同様の構成についての説明を省略し、実施の形態７と異なる構成についてのみ説明する。
まず、図１〜図６および図５５に示す工程に従って、絶縁膜１３をストッパとして研磨を行った後、絶縁膜１３を全て除去する。ついで、図７７に示すように、ｎ型半導体層１２、ｐ型半導体層１４および第１のアライメントマーク１の表面にレジスト２２を塗布し、フォトリソグラフィを行って、レジスト２２の一部を除去する。そして、図７８に示すように、ｎ型半導体層１２、ｐ型半導体層１４および第１のアライメントマーク１をレジスト２２で覆った状態のままＲＩＥなどの異方性エッチングを行って、例えば５μｍの深さの第２のアライメントマーク３を形成する。なお、第２のアライメントマーク３を５μｍよりも深く形成してもよい。
ついで、レジスト２２を灰化して除去する。そして、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第１のアライメントマーク１を消失させてもよいし、残しておいてもよい。実施の形態１０によれば、実施の形態７と同様の効果が得られる。また、第２のアライメントマーク３を形成する前に、ｐ型半導体層１４を保護するための絶縁膜２１を形成する必要がないので、製造コストを低減することができる。
実施の形態１１．
図７９および図８０は、本発明の実施の形態１１による製造途中の半導体素子の概略を示す縦断面図である。実施の形態１１は、実施の形態８において、第２のアライメントマーク３を形成する際に、絶縁膜２１に代えて、レジストによりｐ型半導体層１４を保護するようにしたものである。以下の説明においては、実施の形態８と同様の構成についての説明を省略し、実施の形態８と異なる構成についてのみ説明する。
まず、図１〜図６、図６５および図６６に示す工程に従って、絶縁膜１３をマスクとしてｐ型半導体層１４のエッチバックを行った後、絶縁膜１３を全て除去する。ついで、図７９に示すように、ｎ型半導体層１２、ｐ型半導体層１４および第１のアライメントマーク１の表面にレジスト２２を塗布し、フォトリソグラフィを行って、レジスト２２の一部を除去する。そして、図８０に示すように、ｎ型半導体層１２、ｐ型半導体層１４および第１のアライメントマーク１をレジスト２２で覆った状態のままＲＩＥなどの異方性エッチングを行って、例えば５μｍの深さの第２のアライメントマーク３を形成する。なお、第２のアライメントマーク３を５μｍよりも深く形成してもよい。
ついで、レジスト２２を灰化して除去する。そして、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第１のアライメントマーク１を消失させてもよいし、残しておいてもよい。実施の形態１１によれば、実施の形態８と同様の効果が得られる。また、第２のアライメントマーク３を形成する前に、ｐ型半導体層１４を保護するための絶縁膜２１を形成する必要がないので、製造コストを低減することができる。
実施の形態１２．
図８１〜図８８は、本発明の実施の形態１２による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態１と同様の構成についての説明を省略し、実施の形態１と異なる構成についてのみ説明する。ただし、実施の形態１２では、第１のアライメントマーク１をアライメントマーク１と読み替える。
まず、図１〜図６に示す工程に従って、絶縁膜１３をストッパとして研磨を行い、ｐ型半導体層１４の、絶縁膜１３の表面上の部分を除去する。ついで、図８１に示すように、残った絶縁膜１３をマスクとしてエッチングを行い、トレンチ２内のｐ型半導体層１４の上端面を後退させる。このときのｐ型半導体層１４の後退量は、マスクとした絶縁膜１３の厚さとおおむね同じである。このエッチング後にｎ型半導体層１２とｐ型半導体層１４との間に段差ができることがある。
この段差ができる原因は、ｐ型半導体層１４をエッチバックするときの絶縁膜１３の厚さにばらつきがあることと、エッチング量にばらつきが生じることである。本発明者らが実際のプロセスで確認したところ、この段差の高さは、０．１μｍ以下であった。また、図８２に示すように、トレンチ２内にｐ型半導体層１４をエピタキシャル成長させるときに、絶縁膜１３とｎ型半導体層１２との界面のノッチにｐ型半導体層１４が充填される。このノッチができる理由については、上記実施の形態３において説明した通りである。
ついで、図８３に示すように、ＨＦ（フッ化水素）による剥離やドライエッチングによって絶縁膜１３を除去する。露出した半導体表面には、ｎ型半導体層１２とｐ型半導体層１４との間の段差の他に、図８４に示すように、ノッチに充填されたｐ型半導体層１４による突起部１８ができる。突起部１８の幅および高さは、ともに例えば０．１４μｍ程度である。ついで、図８５に示すように、熱処理を行ってｎ型半導体層１２、ｐ型半導体層１４およびアライメントマーク１の表面に犠牲酸化膜１９を形成する。この犠牲酸化処理により、図８６に拡大して示すように、犠牲酸化膜１９には、ｐ型半導体層１４の突起部１８を反映した酸化膜の突起部２０が形成される。
ついで、図８７に示すように、犠牲酸化膜１９を剥離する。このようにすることによって、図８８に拡大して示すように、ｐ型半導体層１４の突起部１８が消失し、おおむね平坦化された半導体表面となる。犠牲酸化によりｐ型半導体層１４の突起部１８が消失して半導体表面が平坦化されることを検証するために行ったシミュレーションの結果を図８９および図９０に示す。図８９は、犠牲酸化前の半導体表面の形状を示しており、図９０は、犠牲酸化後の半導体表面の形状を示している。
両図を比較すると、０．８μｍの膜厚の犠牲酸化膜１９を形成することにより、突起部１８が消失し、ｎ型半導体層１２とｐ型半導体層１４との間の段差がなだらかに変化していることがわかる。このような段差であれば、これ以降のプロセスに対する影響はない。また、この段差の高さは、０．１μｍ程度であるので、素子特性に対する影響もない。従って、この後に半導体表面の研磨を行わないで、素子の表面構造を作製することができる。
実施の形態１２によれば、トレンチ２を形成する際のマスクとした絶縁膜１３を除去した後に研磨を行わないため、この絶縁膜１３の下の半導体は研磨されないので、アラインメントマーク１の段差が減少しない。従って、新たに第２のアライメントマークを形成しなくても、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、研磨工程および第２のアライメントマークを形成するための工程を省略することができるので、製造コストを低減することができる。さらに、絶縁膜１３の下の半導体を研磨しないことにより、超接合半導体素子作製用の半導体基板の厚さに、研磨によるばらつきが発生しないので、耐圧ばらつきを低減することができる。また、絶縁膜１３をストッパとして研磨を行った後に、研磨表面をエッチングによって完全に除去してしまうので、研磨による基板の汚染を解消することができる。
実施の形態１３．
図９１〜図９４は、本発明の実施の形態１３による製造途中の半導体素子の概略を示す縦断面図である。実施の形態１３は、実施の形態１２において、犠牲酸化膜１９をパターニングして第２のアライメントマーク３を形成するようにしたものである。以下の説明においては、実施の形態１２と同様の構成についての説明を省略し、実施の形態１２と異なる構成についてのみ説明する。ただし、実施の形態１３では、実施の形態１２において読み替えていたアライメントマーク１を、再び第１のアライメントマーク１と読み替える。
まず、図１〜図６および図８１〜図８６に示す工程に従って、ｎ型半導体層１２、ｐ型半導体層１４および第１のアライメントマーク１の表面に犠牲酸化膜１９を形成する。ついで、図９１に示すように、犠牲酸化膜１９の一部を除去し、ｎ型半導体層１２の、第２のアライメントマークの形成領域のみを露出させる。このときのマスクの位置合わせ（アライメント）には、第１のアライメントマーク１を用いる。ついで、図９２に示すように、犠牲酸化膜１９をマスクとしてエッチングを行い、第２のアライメントマーク３を形成する。
ついで、図９３に示すように、エッチングにより犠牲酸化膜１９を除去する。それによって、第２のアライメントマーク３を有する平坦な半導体表面が得られる。そして、図９４に示すように、第２のアライメントマーク３を消失させないようにして、表面のミラー研磨を行う。図９３のＹ−Ｙ線は、第１のアライメントマーク１を研磨モニタとして活用する場合の研磨深さを示している。以後、素子の表面構造を作製する際には、第２のアライメントマーク３を基準としてマスク合わせを行えばよい。
実施の形態１３によれば、ミラー研磨後に第２のアライメントマーク３が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、第２のアライメントマーク３を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。また、犠牲酸化によってｐ型半導体層１４の突起部１８がなくなるので、ミラー研磨時の研磨量を少なくすることができる。従って、ミラー研磨時間を短縮することができるので、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上するという効果も得られる。
実施の形態１４．
図９５〜図９８は、本発明の実施の形態１４による製造途中の半導体素子の概略を示す縦断面図である。実施の形態１４は、実施の形態１２において、トレンチ２を形成する際のマスクとなる絶縁膜１３が、この絶縁膜１３をストッパとする研磨工程の終了時にほとんど残っていないようにしたものである。以下の説明においては、実施の形態１２と同様の構成についての説明を省略し、実施の形態１２と異なる構成についてのみ説明する。ただし、実施の形態１４では、実施の形態１２において読み替えていたアライメントマーク１を、再び第１のアライメントマーク１と読み替える。
まず、図１および図２に示す工程に従って、ｎ型半導体層１２に第１のアライメントマーク１を形成する。ついで、図９５に示すように、ｎ型半導体層１２および第１のアライメントマーク１の上に絶縁膜１３を設ける。絶縁膜１３は、酸化膜、窒化膜、または窒化膜と酸化膜の２層構造の膜などである。そして、絶縁膜１３のパターニングを行い、絶縁膜１３の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。絶縁膜１３の厚さは、後にこの絶縁膜１３をストッパとして研磨したときに、その研磨工程が終了するまでに減少する分よりもわずかに厚い程度である。
ついで、図９６に示すように、絶縁膜１３をハードマスクとして、ｎ型半導体層１２に深いトレンチ２を形成する。このとき、絶縁膜１３もエッチングされて薄くなる。ついで、他の実施の形態と同様に、トレンチ２の側壁および底面を覆う自然酸化膜（図９６では、図示省略）を除去する。続いて、図９７に示すように、常圧で、例えばボロンドープのｐ型半導体層１４をエピタキシャル成長させて、トレンチ２内にｐ型半導体層１４を選択的に充填する。その際、ｐ型半導体層１４の、トレンチ２の幅方向（図９７の図面左右方向）の中心部にできる凹部の底１５が、ハードマスクとした絶縁膜１３の表面１６よりも高くなるまで、エピタキシャル成長を行う。
ついで、図９８に示すように、絶縁膜１３をストッパとして研磨を行い、ｐ型半導体層１４の、絶縁膜１３の表面上の部分を除去する。この研磨工程が終了した時点で残っている絶縁膜１３の厚さは、例えば０．０５μｍ程度である。このように絶縁膜１３がほとんど残っていないので、本記実施の形態１４では、この絶縁膜１３をマスク酸化膜に用いて第２のアライメントマークを形成することはできない。
ついで、図８５および図８７に示すように、犠牲酸化を行った後、犠牲酸化膜１９を剥離することによって、半導体表面を平坦化する。このようにすれば、半導体表面の研磨を行わないで、素子の表面構造を作製することができる。なお、研磨終了後に残っている絶縁膜１３が非常に薄いので、ｎ型半導体層１２とｐ型半導体層１４との間には、ほとんど段差がない。従って、犠牲酸化を行わなくてもよい。また、犠牲酸化を行う場合には、上記実施の形態１３のように、犠牲酸化膜１９をパターニングし、これをマスクとして第２のアライメントマークを形成することもできる。また、第２のアライメントマークを十分に深く形成すれば、その後にミラー研磨を行って半導体表面を完全に平坦にすることもできる。
実施の形態１４によれば、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、ｐ型半導体層１４のエッチバックを行う必要がないので、製造コストを低減することができる。さらに、犠牲酸化やミラー研磨を省略する場合、あるいは第２のアライメントマークを形成しない場合には、より一層、製造コストを低減することができる。
なお、上述した各実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、その逆の場合も同様である。また、本発明は、シリコン半導体に限らず、例えばＳｉＣなどの化合物半導体にも適用可能である。また、本発明方法により製造された半導体基板は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の、並列ｐｎ接合構造の耐圧構造を有するデバイスの製造に使用される。
以上のように、本発明にかかる半導体素子の製造方法は、並列ｐｎ接合構造の耐圧構造を有するデバイスの製造に有用であり、特に並列ｐｎ接合構造により高耐圧化と大電流容量化を両立させることができるＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の製造に適している。
１ 第１のアライメントマーク
２ トレンチ
３ 第２のアライメントマーク
１１ 低抵抗半導体基板
１２ ｎ型半導体層（第１導電型半導体層）
１３ 絶縁膜
１４ ｐ型半導体層（第２導電型半導体層）
１５ 第２導電型半導体層の凹部の底
１６ 絶縁膜の表面
１８ 突起部
１９ 犠牲酸化膜
２１ 絶縁膜
２２ レジスト

Claims (20)

  1. 低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、
    低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、
    前記第１導電型半導体層の一部をエッチングして第１のアライメントマークを形成する第２の工程と、
    前記第１のアライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、
    前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記第１のアライメントマークよりも深いトレンチを形成する第４の工程と、
    前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層をエピタキシャル成長させる第５の工程と、
    前記絶縁膜を研磨ストッパとして前記第２導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第６の工程と、
    前記第６の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第２導電型半導体層をエッチングする第７の工程と、
    前記第２導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第１導電型半導体層の、前記第１のアライメントマークと異なる箇所をエッチングして第２のアライメントマークを形成する第８の工程と、
    前記第２のアライメントマークが形成された前記第１導電型半導体層および前記第２導電型半導体層の表面を鏡面状に研磨する第９の工程と、
    前記第７の工程と、前記第８の工程との間に、前記第７の工程でマスクとした前記絶縁膜を除去する第１０の工程と、
    を含み、
    前記第７の工程は、前記第２導電型半導体層のエッチング深さが、前記第６の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第２導電型半導体層をエッチングし、
    前記第８の工程は、前記第２導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第１導電型半導体層の、前記第２のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第１導電型半導体層をエッチングして前記第２のアライメントマークを形成する工程を含むことを特徴とする半導体素子の製造方法。
  2. 低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、
    低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、
    前記第１導電型半導体層の一部をエッチングして第１のアライメントマークを形成する第２の工程と、
    前記第１のアライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、
    前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記第１のアライメントマークよりも深いトレンチを形成する第４の工程と、
    前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層をエピタキシャル成長させる第５の工程と、
    前記絶縁膜を研磨ストッパとして前記第２導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第６の工程と、
    前記第６の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第２導電型半導体層をエッチングする第７の工程と、
    前記第２導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第１導電型半導体層の、前記第１のアライメントマークと異なる箇所をエッチングして第２のアライメントマークを形成する第８の工程と、
    前記第２のアライメントマークが形成された前記第１導電型半導体層および前記第２導電型半導体層の表面を鏡面状に研磨する第９の工程と、
    を含み、
    前記第７の工程は、前記第２導電型半導体層のエッチング深さが、前記第６の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第２導電型半導体層をエッチングし、
    前記第８の工程は、前記第２導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第１導電型半導体層の、前記第２のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第１導電型半導体層をエッチングして前記第２のアライメントマークを形成する工程を含むことを特徴とする半導体素子の製造方法。
  3. 前記第８の工程は、表面にレジストを形成する工程と、該レジストを選択的に開口させる工程と、異方性エッチングにより前記第１導電型半導体層をエッチングして前記第２のアライメントマークを形成する工程を含むことを特徴とする請求項１または２に記載の半導体素子の製造方法。
  4. 前記低抵抗半導体基板の主面の面方位は、（１００）面に等価な面であり、オリエンテーションフラット面の面方位は、（１００）面に等価な面であることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
  5. 前記第４の工程は、トレンチ側壁の面方位が（１００）面に等価な面に平行になるように前記トレンチを形成することを特徴とする請求項１〜４のいずれか一つに記載の半導体素子の製造方法。
  6. 前記第５の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第２導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体素子の製造方法。
  7. 前記第５の工程は、エピタキシャル成長した第２導電型半導体層の凹部の底が、前記第４の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第２導電型半導体層をエピタキシャル成長させることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記第４の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする請求項５に記載の半導体素子の製造方法。
  9. 前記第５の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第２導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記第５の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第２導電型半導体層の凹部の底が、前記第４の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第２導電型半導体層をエピタキシャル成長させることを特徴とする請求項８または９に記載の半導体素子の製造方法。
  11. 前記第８の工程は、前記第１のアライメントマークよりも深くなるように前記第２のアライメントマークを形成することを特徴とする請求項１〜１０のいずれか一つに記載の半導体素子の製造方法。
  12. 前記第７の工程は、異方性のエッチングにより前記第２導電型半導体層をエッチングすることを特徴とする請求項１〜１１のいずれか一つに記載の半導体素子の製造方法。
  13. 前記第７の工程は、等方性のエッチングにより前記第２導電型半導体層をエッチングし、前記第２導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする請求項１〜１１のいずれか一つに記載の半導体素子の製造方法。
  14. 前記第９の工程は、前記第２のアライメントマークが残る程度に研磨することを特徴とする請求項１〜１３のいずれか一つに記載の半導体素子の製造方法。
  15. 前記第９の工程は、前記第１のアライメントマークが消失するまで研磨することを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記第９の工程は、前記第１のアライメントマークが残る程度に研磨することを特徴とする請求項１４に記載の半導体素子の製造方法。
  17. 低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、
    低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、
    前記第１導電型半導体層の一部をエッチングしてアライメントマークを形成する第２の工程と、
    前記アライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、
    前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第４の工程と、
    前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第５の工程と、
    前記絶縁膜を研磨ストッパとして前記第２導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第６の工程と、
    前記第６の工程で研磨ストッパとした前記絶縁膜の研磨後に残った厚さ分だけ、前記第５の工程でトレンチ内にエピタキシャル成長した第２導電型半導体層の露出面をエッチングする第７の工程と、
    前記第６の工程で研磨ストッパとした前記絶縁膜を除去する第８の工程と、
    熱処理を行って、前記第８の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第９の工程と、
    前記第９の工程で半導体表面に生成した酸化膜を除去する第１０の工程と、
    を含み、
    前記第９の工程と、前記第１０の工程との間に、前記第９の工程で半導体表面に生成した前記酸化膜の一部を除去し、前記第１導電型半導体層の、アライメントマークの形成領域を露出させる第１１の工程と、
    前記第１１の工程で一部が除去された前記酸化膜をマスクとして前記第１導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第１２の工程と、
    をさらに有することを特徴とする半導体素子の製造方法。
  18. 低抵抗層上に、ｎ型半導体領域とｐ型半導体領域が交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体素子を製造するにあたって、
    低抵抗半導体基板の表面上に第１導電型半導体層をエピタキシャル成長させる第１の工程と、
    前記第１導電型半導体層の一部をエッチングしてアライメントマークを形成する第２の工程と、
    前記アライメントマークおよび前記第１導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第３の工程と、
    前記絶縁膜をマスクとして前記第１導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第４の工程と、
    前記トレンチ内および前記絶縁膜の表面上に第２導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第５の工程と、
    前記絶縁膜を研磨ストッパとし、かつ該絶縁膜が研磨終了時に前記第３の工程における前記絶縁膜の形成時の厚さよりも薄い厚さで残るように、該絶縁膜および該絶縁膜上の前記第２導電型半導体層を研磨する第６の工程と、
    前記第６の工程で研磨ストッパとした前記絶縁膜を除去する第７の工程と、
    を含むことを特徴とする半導体素子の製造方法。
  19. 前記第７の工程の後に、熱処理を行って、該第７の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第８の工程と、
    前記第８の工程で半導体表面に生成した酸化膜を除去する第９の工程と、
    をさらに有することを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記第８の工程と、前記第９の工程との間に、前記第８の工程で半導体表面に生成した酸化膜の一部を除去し、前記第１導電型半導体層の、アライメントマークの形成領域を露出させる第１０の工程と、
    前記第１０の工程で一部が除去された酸化膜をマスクとして前記第１導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第１１の工程と、
    をさらに有することを特徴とする請求項１９に記載の半導体素子の製造方法。
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