JP2001023981A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001023981A JP2001023981A JP11194610A JP19461099A JP2001023981A JP 2001023981 A JP2001023981 A JP 2001023981A JP 11194610 A JP11194610 A JP 11194610A JP 19461099 A JP19461099 A JP 19461099A JP 2001023981 A JP2001023981 A JP 2001023981A
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Abstract
(57)【要約】
【課題】 パターン疎密差による研磨速度差を低減し、
配線のパターン疎密差による化学的機械研磨後の残膜の
分布を低減させる。 【解決手段】 基板上に第１の層間絶縁膜を形成するス
テップと、前記第１の層間絶縁膜上に配線パターンを形
成するステップと、前記配線パターン上に第２の層間絶
縁膜を形成するステップと、前記第２の層間絶縁膜上に
レジストを塗布するステップと、エッチバックにより前
記第２の層間絶縁膜の段差凹部にのみ前記レジストを残
留させるステップと、この残留したレジストをマスクと
して前記第２の層間絶縁膜のエッチングを行うステップ
と、前記残留したレジストを除去するステップと、前記
第２の層間絶縁膜に対し化学的機械研磨を行うことによ
り前記第２の層間絶縁膜を平坦化するステップと、を有
する。
配線のパターン疎密差による化学的機械研磨後の残膜の
分布を低減させる。 【解決手段】 基板上に第１の層間絶縁膜を形成するス
テップと、前記第１の層間絶縁膜上に配線パターンを形
成するステップと、前記配線パターン上に第２の層間絶
縁膜を形成するステップと、前記第２の層間絶縁膜上に
レジストを塗布するステップと、エッチバックにより前
記第２の層間絶縁膜の段差凹部にのみ前記レジストを残
留させるステップと、この残留したレジストをマスクと
して前記第２の層間絶縁膜のエッチングを行うステップ
と、前記残留したレジストを除去するステップと、前記
第２の層間絶縁膜に対し化学的機械研磨を行うことによ
り前記第２の層間絶縁膜を平坦化するステップと、を有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。本発明は、任意の半導体装置の製造に利
用することができ、例えば、イメージセンサの製造方法
に用いることができる。
方法に関する。本発明は、任意の半導体装置の製造に利
用することができ、例えば、イメージセンサの製造方法
に用いることができる。
【０００２】〔発明の概要〕本発明は、基板上に配線及
び該配線上に層間絶縁膜を備えた半導体装置の製造方法
において、前記層間絶縁膜上の凹部に残留したレジスト
をマスクとしてエッチングを行い、レジスト除去後、化
学的機械研磨（以下、「ＣＭＰ」という。）により研磨
を行うことにより、配線のパターン疎密差に関わらず均
一な研磨が可能で、イメージセンサなどパターン疎密差
による層間膜厚分布が感度ムラにつながる半導体装置の
性能向上を目的としたものである。
び該配線上に層間絶縁膜を備えた半導体装置の製造方法
において、前記層間絶縁膜上の凹部に残留したレジスト
をマスクとしてエッチングを行い、レジスト除去後、化
学的機械研磨（以下、「ＣＭＰ」という。）により研磨
を行うことにより、配線のパターン疎密差に関わらず均
一な研磨が可能で、イメージセンサなどパターン疎密差
による層間膜厚分布が感度ムラにつながる半導体装置の
性能向上を目的としたものである。
【０００３】
【従来の技術】配線の微細化が進むにつれて、層間絶縁
膜の平坦化が要求され、サブハーフミクロンプロセスで
はＣＭＰによる層間絶縁膜の平坦化が広く利用されてい
る。
膜の平坦化が要求され、サブハーフミクロンプロセスで
はＣＭＰによる層間絶縁膜の平坦化が広く利用されてい
る。
【０００４】図３（ａ）は、半導体装置の工程中の断面
図の一例を示したものである。図に示したように、基板
２０１上に絶縁膜２０２を積層後、Ａｌ系金属配線２０
３を形成し、その上に下層Ｐ−ＳｉＯ膜２０４、ＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）層２０５、上層Ｐ−Ｓ
ｉＯ膜２０６を順次積層し、配線上の層間絶縁膜構造を
構成した。層間絶縁膜のＣＭＰでは、図３（ｂ）に示す
ように、一般に疎配線２１１上の層間絶縁膜の研磨後残
膜厚は、密配線２１２上の層間絶縁膜の研磨後残膜厚よ
りも相対的に薄くなり、図中に示した疎密段差が生じ
る。これは、ＣＭＰの研磨布との接触面積が、疎配線２
１１上の層間絶縁膜の方が、密配線２１２上の層間絶縁
膜に比べて小さいため、単位面積当たりの研磨圧力が高
くなり、結果として実効的な研磨速度が速くなるためで
ある。
図の一例を示したものである。図に示したように、基板
２０１上に絶縁膜２０２を積層後、Ａｌ系金属配線２０
３を形成し、その上に下層Ｐ−ＳｉＯ膜２０４、ＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）層２０５、上層Ｐ−Ｓ
ｉＯ膜２０６を順次積層し、配線上の層間絶縁膜構造を
構成した。層間絶縁膜のＣＭＰでは、図３（ｂ）に示す
ように、一般に疎配線２１１上の層間絶縁膜の研磨後残
膜厚は、密配線２１２上の層間絶縁膜の研磨後残膜厚よ
りも相対的に薄くなり、図中に示した疎密段差が生じ
る。これは、ＣＭＰの研磨布との接触面積が、疎配線２
１１上の層間絶縁膜の方が、密配線２１２上の層間絶縁
膜に比べて小さいため、単位面積当たりの研磨圧力が高
くなり、結果として実効的な研磨速度が速くなるためで
ある。
【０００５】このような、パターン疎密差による残膜厚
の分布は、１．フォトリソグラフィの工程における焦点
深度ばらつきによるパターン不均一、２．ホールエッチ
ング時のエッチング過剰及びエッチング不足による配線
抵抗のばらつき、さらに、３．イメージセンサのような
受光素子における画素間の感度ばらつきの原因となる。
の分布は、１．フォトリソグラフィの工程における焦点
深度ばらつきによるパターン不均一、２．ホールエッチ
ング時のエッチング過剰及びエッチング不足による配線
抵抗のばらつき、さらに、３．イメージセンサのような
受光素子における画素間の感度ばらつきの原因となる。
【０００６】上記の問題点を解決するために、層間絶縁
膜の段差凸部をＣＭＰに先立って、レジストパターンを
マスクとしてエッチングにより除去する方法が米国特許
９５４，４５９号に開示されている。この方法を、図４
に示す。
膜の段差凸部をＣＭＰに先立って、レジストパターンを
マスクとしてエッチングにより除去する方法が米国特許
９５４，４５９号に開示されている。この方法を、図４
に示す。
【０００７】図４（ａ）に示すように、第一の層間絶縁
膜３０１上の線幅（パターン疎密）の異なる複数の配線
層３０２をパターニングし、次いで第二の層間絶縁膜３
０３を形成し、さらに段差凹部にレジストパターン３０
４を形成する。次に、図４（ｂ）に示すように、段差凹
部の一部をレジストパターン３０４をマスクとしてエッ
チングする。次に、図４（ｃ）に示すようにレジストパ
ターン３０４を除去すると微小突起を残すのみとなり、
図４（ｄ）に示す、パターン疎密差の少ない平坦化が可
能になる。
膜３０１上の線幅（パターン疎密）の異なる複数の配線
層３０２をパターニングし、次いで第二の層間絶縁膜３
０３を形成し、さらに段差凹部にレジストパターン３０
４を形成する。次に、図４（ｂ）に示すように、段差凹
部の一部をレジストパターン３０４をマスクとしてエッ
チングする。次に、図４（ｃ）に示すようにレジストパ
ターン３０４を除去すると微小突起を残すのみとなり、
図４（ｄ）に示す、パターン疎密差の少ない平坦化が可
能になる。
【０００８】しかしながら、この技術では、１．段差に
よるレジストの膜厚不均一により微細パターンの解像に
限界がある、２．特に微細パターンにおいて露光時のア
ライメントずれにより所望のエッチング形状が得られな
い可能性がある、という問題が発生する。
よるレジストの膜厚不均一により微細パターンの解像に
限界がある、２．特に微細パターンにおいて露光時のア
ライメントずれにより所望のエッチング形状が得られな
い可能性がある、という問題が発生する。
【０００９】
【発明が解決しようとする課題】本発明は、上記事情に
基づいてなされたもので、従来技術に比べ配線のパター
ン疎密差によるＣＭＰ後残膜の分布を低減し、かつ、微
細パターンでも十分な平坦化効果が得られる半導体装置
の製造方法を提供することを目的とする。
基づいてなされたもので、従来技術に比べ配線のパター
ン疎密差によるＣＭＰ後残膜の分布を低減し、かつ、微
細パターンでも十分な平坦化効果が得られる半導体装置
の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、基板上に配線及び該配線上に層間絶縁膜を備えた半
導体装置の製造方法において、前記層間絶縁膜上の凹部
にエッチバックにより残留したレジストをマスクとして
エッチングを行い、レジスト除去後、ＣＭＰにより研磨
を行う構成としたものである。
め、基板上に配線及び該配線上に層間絶縁膜を備えた半
導体装置の製造方法において、前記層間絶縁膜上の凹部
にエッチバックにより残留したレジストをマスクとして
エッチングを行い、レジスト除去後、ＣＭＰにより研磨
を行う構成としたものである。
【００１１】〔作用〕本発明のポイントは、基板上に配
線及び該配線上に層間絶縁膜を備えた半導体装置の製造
方法において、層間絶縁膜上に塗布したレジストが、レ
ジストエッチバックの過程で、層間絶縁膜凹部上にのみ
自己整合的に残留するステップがあり、このステップで
残留したレジストをマスクとして、ＣＭＰ前にエッチン
グを実施した点である。この工程を採用したことによ
り、レジスト除去後、ＣＭＰを行う時に、従来問題とな
っていたパターン疎密差による研磨速度差が発生する要
因を排し、結果として、配線のパターン疎密差によるＣ
ＭＰ後残膜の分布を低減させたものである。
線及び該配線上に層間絶縁膜を備えた半導体装置の製造
方法において、層間絶縁膜上に塗布したレジストが、レ
ジストエッチバックの過程で、層間絶縁膜凹部上にのみ
自己整合的に残留するステップがあり、このステップで
残留したレジストをマスクとして、ＣＭＰ前にエッチン
グを実施した点である。この工程を採用したことによ
り、レジスト除去後、ＣＭＰを行う時に、従来問題とな
っていたパターン疎密差による研磨速度差が発生する要
因を排し、結果として、配線のパターン疎密差によるＣ
ＭＰ後残膜の分布を低減させたものである。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図１、２を参照して説明する。なお、本発明は図示
の実施形態にのみ限定されるものではない。
て、図１、２を参照して説明する。なお、本発明は図示
の実施形態にのみ限定されるものではない。
【００１３】本実施形態においては、図１（ａ）に示し
たように、基板１０１上に絶縁膜１０２を積層後、Ａｌ
系金属配線１０３を形成し（膜厚６０００Å）、その上
に下層Ｐ−ＳｉＯ膜１０４（膜厚３０００Å）、ＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）層１０５（膜厚２５０
０Å）、上層Ｐ−ＳｉＯ膜１０６（膜厚１６０００Å）
を順次積層し、配線上の層間絶縁膜構造を構成した。
たように、基板１０１上に絶縁膜１０２を積層後、Ａｌ
系金属配線１０３を形成し（膜厚６０００Å）、その上
に下層Ｐ−ＳｉＯ膜１０４（膜厚３０００Å）、ＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）層１０５（膜厚２５０
０Å）、上層Ｐ−ＳｉＯ膜１０６（膜厚１６０００Å）
を順次積層し、配線上の層間絶縁膜構造を構成した。
【００１４】次いで、上層Ｐ−ＳｉＯ膜１０６上にフォ
トレジスト１０７を塗布した（図１（ｂ））。
トレジスト１０７を塗布した（図１（ｂ））。
【００１５】次いで、層間絶縁膜の凸部上のレジストが
エッチング除去され、層間絶縁膜の凹部上にのみレジス
トが残留するまで、レジスト１０７を酸素プラズマによ
りエッチバックした（図１（ｃ））。
エッチング除去され、層間絶縁膜の凹部上にのみレジス
トが残留するまで、レジスト１０７を酸素プラズマによ
りエッチバックした（図１（ｃ））。
【００１６】次いで、図１（ｃ）のレジストマスクを用
いて、ＣＦ4 系ＲＩＥによりエッチングを実施した（図
２（ｄ））。ここでは、Ａｌ系金属配線１０３上の層間
絶縁膜におけるＣＭＰでの研磨量を１００００Åと想定
し、エッチング量を４０００Åとした。このエッチング
量はＣＭＰ研磨量及び層間絶縁膜の表面段差、パターン
粗密差の程度により、適宜調整することが好ましい。
いて、ＣＦ4 系ＲＩＥによりエッチングを実施した（図
２（ｄ））。ここでは、Ａｌ系金属配線１０３上の層間
絶縁膜におけるＣＭＰでの研磨量を１００００Åと想定
し、エッチング量を４０００Åとした。このエッチング
量はＣＭＰ研磨量及び層間絶縁膜の表面段差、パターン
粗密差の程度により、適宜調整することが好ましい。
【００１７】次いで、レジスト剥離を実施した（図２
（ｅ））。
（ｅ））。
【００１８】次いで、ＣＭＰにより研磨を実施し、図２
（ｆ）のような、疎密段差の少ない研磨表面１０８を得
た。
（ｆ）のような、疎密段差の少ない研磨表面１０８を得
た。
【００１９】上述のように、本実施形態によれば、層間
絶縁膜上の凹部にエッチバックにより自己整合的に残留
したレジストをマスクとして、エッチングを行った後に
ＣＭＰを行うことにより、従来問題となっていたパター
ン疎密差による研磨速度差を低減し、結果として、配線
のパターン疎密差によるＣＭＰ後残膜の分布を低減させ
ることができた。
絶縁膜上の凹部にエッチバックにより自己整合的に残留
したレジストをマスクとして、エッチングを行った後に
ＣＭＰを行うことにより、従来問題となっていたパター
ン疎密差による研磨速度差を低減し、結果として、配線
のパターン疎密差によるＣＭＰ後残膜の分布を低減させ
ることができた。
【００２０】
【発明の効果】上述のように、本発明によれば、パター
ン疎密差による研磨速度差を低減し、配線のパターン疎
密差によるＣＭＰ後残膜の分布を低減させることができ
た。これにより、１．フォトリソグラフィの工程におけ
る焦点深度ばらつきによるパターン不均一、２．ホール
エッチング時のエッチング過剰及びエッチング不足によ
る配線抵抗のばらつき、さらに、３．イメージセンサの
ような受光素子における画素間の感度ばらつきなどの素
子への悪影響を生ずることを防止した半導体装置の製造
方法を提供することができる。
ン疎密差による研磨速度差を低減し、配線のパターン疎
密差によるＣＭＰ後残膜の分布を低減させることができ
た。これにより、１．フォトリソグラフィの工程におけ
る焦点深度ばらつきによるパターン不均一、２．ホール
エッチング時のエッチング過剰及びエッチング不足によ
る配線抵抗のばらつき、さらに、３．イメージセンサの
ような受光素子における画素間の感度ばらつきなどの素
子への悪影響を生ずることを防止した半導体装置の製造
方法を提供することができる。
【図１】本発明の実施形態の前半部を工程順に断面図で
示すものである。
示すものである。
【図２】本発明の実施形態の後半部を工程順に断面図で
示すものである。
示すものである。
【図３】従来例の化学的機械研磨方法を説明するための
断面図である。
断面図である。
【図４】従来例のパターン粗密差の少ない平坦化を可能
にした化学的機械研磨方法を説明するための断面図であ
る。
にした化学的機械研磨方法を説明するための断面図であ
る。
１０１ 基板 １０２ 絶縁膜 １０３ Ａｌ系金属配線 １０４ 下層Ｐ−ＳｉＯ膜 １０５ ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）層 １０６ 上層Ｐ−ＳｉＯ膜 １０７ フォトレジスト １０８ 研磨表面
Claims (1)
- 【請求項１】 基板上に第１の層間絶縁膜を形成するス
テップと、 前記第１の層間絶縁膜上に配線パターンを形成するステ
ップと、 前記配線パターン上に第２の層間絶縁膜を形成するステ
ップと、 前記第２の層間絶縁膜上にレジストを塗布するステップ
と、 エッチバックにより前記第２の層間絶縁膜の段差凹部に
のみ前記レジストを残留させるステップと、 この残留したレジストをマスクとして前記第２の層間絶
縁膜のエッチングを行うステップと、 前記残留したレジストを除去するステップと、 前記第２の層間絶縁膜に対し化学的機械研磨を行うこと
により前記第２の層間絶縁膜を平坦化するステップと、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194610A JP2001023981A (ja) | 1999-07-08 | 1999-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194610A JP2001023981A (ja) | 1999-07-08 | 1999-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001023981A true JP2001023981A (ja) | 2001-01-26 |
Family
ID=16327412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11194610A Pending JP2001023981A (ja) | 1999-07-08 | 1999-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001023981A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024866A (ja) * | 2004-07-09 | 2006-01-26 | Fuji Electric Holdings Co Ltd | 半導体素子の製造方法 |
| US7081380B2 (en) | 2003-02-27 | 2006-07-25 | Samsung Electronics Co., Ltd. | Method of forming a conductive pattern of a semiconductor device and method of manufacturing a non-volatile semiconductor memory device using the same |
| JP2011155290A (ja) * | 2011-03-28 | 2011-08-11 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
-
1999
- 1999-07-08 JP JP11194610A patent/JP2001023981A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081380B2 (en) | 2003-02-27 | 2006-07-25 | Samsung Electronics Co., Ltd. | Method of forming a conductive pattern of a semiconductor device and method of manufacturing a non-volatile semiconductor memory device using the same |
| JP2006024866A (ja) * | 2004-07-09 | 2006-01-26 | Fuji Electric Holdings Co Ltd | 半導体素子の製造方法 |
| JP2011155290A (ja) * | 2011-03-28 | 2011-08-11 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
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