KR100215913B1 - 반도체소자의 금속층간평탄화방법 - Google Patents
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Abstract
반도체 제조공정에서 전기적 신호를 주고받는 금속막인 알루미늄 박막층을 연속적으로 형성할 때 제 1 산화막위의 소정부분에 알루미늄 박막층을 형성한 후 이 알루미늄 박막층위에 감광제를 도포하고 기판 전표면에 제 2 산화막을 도포한 후 다시 리프트 오프 공법으로 제 2 산화막과 감광제를 제거하여 기판의 전표면에 제 3 산화막을 증착시킨다.
따라서 산화막층간에 SOG층을 삽입하지 않고도 신뢰성 있는 반도체 제조공정의 평탄화 방법을 제공한다.
Description
제 1 도는 종래 반도체소자의 금속층간을 평탄화시키는 공정단면도
제 2 도는 본 발명에 따른 반도체 소자의 금속층간을 평탄화시키는 공정단면도
도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 제 1 절연막
13 : 제 1 알루미늄 박막 14 : 감광제
14a, 14b : 측벽산화막 15a, 15b : 제 1 산화막
16 : 제 2 산화막 17 : 제 2 알루미늄 박막
본 발명은 반도체 소자의 금속층간 평탄화 방법에 관한 것으로서, 특히 금속막이 여러층으로 형성된 반도체 소자에서의 평탄화 방법에 관한 것이다.
제 1 도는 종래 반도체 소자의 금속층간을 평탄화시키는 공정단면도를 나타낸 것으로서 제 1 도(a)에 나타낸 바와 같이 실리콘기판(1)상에 제 1 산화막(2)과 알루미늄 박막층(3)을 차례로 형성시키고 제 1 도(b)에 나타낸 바와 같이 알루미늄 박막층(3)상부에 감광막(도면에 도시되지 않음)을 도포시킨 후 사진 식각공정으로 상기 알루미늄 박막층(3)을 선택적으로 제거하여 제 1 알루미늄 배선층(3a)을 패터닝한 후 감광막을 제거한다.
이어, 제 1 도(c)에 나타낸 바와같이 화학증착장치(CVD)를 이용하여 제 2 산화막(4)을 제 1 알루미늄 배선층(3a)이 형성된 제 1 산화막(2)의 전표면에 증착시키고 SOG(Spin on Glass)층(5) 및 제 3 산화막(6)을 화학증착장치를 이용하여 상기 제 2 산화막(4)위에 차례로 형성시킨다.
여기서 SOG층(5)은 굴곡이 심한 제 2 산화막(4)의 표면을 평탄화시키기 위한 것으로서 약간의 유동성을 갖는다.
이어 제 1 도(d)에 나타낸 바와 같이 제 3 산화막(6)위로 다시 알루미늄 박막층을 증착한 후 포토리소그래피 공정을 통해 상기 알루미늄 박막층을 선택적으로 제거하여 또 다른 제 2 알루미늄 배선층(7)을 형성시킨 후 지금까지의 공정순서를 반복하여 원하는 만큼의 금속배선층을 성장시키고 또한 이에 따른 평탄 공정을 실시할 수 있다.
그러나 이와같은 종래 기술은 산화막-SOG-산화막의 3중 구조를 포함하므로 공정이 복잡할 뿐만 아니라 SOG층에 함유된 다량의 수분이 각종 품질 및 수율문제를 유발시킴으로서 공정관리에 어려움이 따랐다.
본 발명은 이와같은 문제점을 해소시키기 위한 것으로서 리프트 공법을 이용하여 2층의 산화막만을 이용하여 다층의 금속층간을 신뢰성있게 평탄화시킨다.
이하, 본 발명에 따른 반도체 소자의 금속층간 평탄화 공정을 첨부된 제 2 도(a)에서 (e)를 참조로 상술하면 다음과 같다.
먼저, 제 2 도(a)에 나타낸 바와 같이 실리콘기판(11)상에 제 1 절연막(12)을 증착하고 상기 제 1 절연막(12)상에 제 1 알루미늄 박막층(13) 및 감광제(14)를 차례로 형성시킨 후 사진 식각공정으로 불필요한 제 1 알루미늄 박막층(13) 및 감광제(14)를 식각한다.
이어 제 2 도(b)에 나타낸 바와같이 남아있는 제 1 알루미늄 박막층(13) 및 감광제(14)가 형성된 제 1 절연막(12)의 전표면에 ECR플라즈마를 이용한 화학증착공정으로 제 1 산화막(15a, 15b)을 증착시킨 후 제 2 도(c)에 나타낸 바와같이 제 1 산화막(15a, 15b)증착시 상기 감광제(14) 및 제 1 알루미늄 박막층(13)의 양측벽에만 형성된 측벽산화막(14a, 14b)만을 제거시킨다.
이때 감광제(14)가 노출되므로 제 2 도(d)에 나타낸 바와같이 상기 감광제(14)를 제거할 때 이 감광제(14)위에 형성된 제 1 산화막(15a)이 함께 제거되며 이러한 방법을 리프트 오프(Lift-off)공법이라 한다.
여기서 상기 감광제(14) 및 제 1 알루미늄 박막층(13)의 양측벽에 형성된 산화막(14a, 14b)은 그 두께가 매우 얇기 때문에 희석한 BHF(Buffered HF)용액으로 식각을 하면 평탄부의 산화막은 두께를 유지한 채 양측벽의 산화막만이 제거된다.
이어 제 2 도(e)에 나타낸 바와같이 감광제(14) 및 이 감광제위에 남아있는제 1 산화막(15a)이 제거된 기판 전표면에 ECR플라즈마를 이용한 화학증착공정을 통하여 제 2 산화막(16)을 형성시켜 평탄화공정을 마치고 이 제 2 산화막(16)위에 제 2 알루미늄 박막(17)을 증착하여 전술한 방법과 같은 공정을 통하여 다층의 금속층 및 이에 따른 평탄화공정을 수행시킬 수 있다.
따라서 본 발명에 따르면 공정관리가 어려운 SOG층 형성공정이 생략되었으므로 공정의 단순화를 이룰 수 있으며 다층 구조를 갖는 금속층간 신뢰성 있는 평탄성을 제공한다.
Claims (3)
- (정정) 소정 두께의 절연막이 증착된 반도체 기판상의 소정부분에 제 1 금속막 및 감광제를 차례로 증착시킨 후 소정 두께의 제 1 산화막을 상기 감광제와 절연막위에 증착시키는 제 1 공정과,상기 제 1 금속막과 감광제의 양측벽에 증착된 상기 제 1 산화막과 상기 감광제와 감광제위에 증착된 제 1 산화막을 제거시킨 후 상기 제 1 금속막과 제 1 산화막층이 형성된 기판 전표면에 제 2 산화막층을 증착시키는 제 2 공정과,상기 제 2 산화막층위로 상기 제 1 공정 및 제 2 공정을 반복하여 복수개의 금속층을 형성시킴을 특징으로 하는 반도체 소자의 금속층간 평탄화 방법.
- (신설) 제 1 항에 있어서,상기 제 1 산화막과 제 2 산화막은 ECR(Electron Cyclotron Resonance)플라즈마를 이용한 화학기상증착방법으로 형성하는 것을 특징으로 하는 반도체소자의 금속층간 평탄화방법.
- (신설) 제 1 항에 있어서,상기 제 1 금속막과 감광제의 양측벽에 증착된 제 1 산화막의 제거는 희석한 BHF용액을 이용하는 것을 특징으로 하는 반도체소자의 금속층간 평탄화방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023874A KR100215913B1 (ko) | 1991-12-23 | 1991-12-23 | 반도체소자의 금속층간평탄화방법 |
Applications Claiming Priority (1)
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| KR1019910023874A KR100215913B1 (ko) | 1991-12-23 | 1991-12-23 | 반도체소자의 금속층간평탄화방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100215913B1 true KR100215913B1 (ko) | 1999-08-16 |
Family
ID=19325540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910023874A KR100215913B1 (ko) | 1991-12-23 | 1991-12-23 | 반도체소자의 금속층간평탄화방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100215913B1 (ko) |
-
1991
- 1991-12-23 KR KR1019910023874A patent/KR100215913B1/ko not_active IP Right Cessation
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