JP2908200B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2908200B2 JP2908200B2 JP5274137A JP27413793A JP2908200B2 JP 2908200 B2 JP2908200 B2 JP 2908200B2 JP 5274137 A JP5274137 A JP 5274137A JP 27413793 A JP27413793 A JP 27413793A JP 2908200 B2 JP2908200 B2 JP 2908200B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- film
- forming
- silane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、配線上に層間絶縁膜が形成された半導体
装置の製造方法に関する。
に関し、特に、配線上に層間絶縁膜が形成された半導体
装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置において配線間の層間絶縁に
使用される絶縁膜は、複数の絶縁膜の積層構造となって
いる。これら複数の絶縁膜は、一般にＣＶＤ（化学気相
成長）法で形成された酸化シリコン膜からなる。ＣＶＤ
法によって形成された酸化シリコン膜では、その下地層
によって、成膜速度が変化したり膜質が変化することが
知られている。このため、下地側での配線パターンによ
って成膜速度などが異なることになる。このような成膜
速度のパターン依存性の影響を防ぎ、さらに積層過程で
の表面の荒れを防ぐために、酸化シリコン膜の積層工程
の途中で表面をプラズマ処理したり、酸化シリコン膜の
一部をエッチバックしたりすることが行なわれている。
使用される絶縁膜は、複数の絶縁膜の積層構造となって
いる。これら複数の絶縁膜は、一般にＣＶＤ（化学気相
成長）法で形成された酸化シリコン膜からなる。ＣＶＤ
法によって形成された酸化シリコン膜では、その下地層
によって、成膜速度が変化したり膜質が変化することが
知られている。このため、下地側での配線パターンによ
って成膜速度などが異なることになる。このような成膜
速度のパターン依存性の影響を防ぎ、さらに積層過程で
の表面の荒れを防ぐために、酸化シリコン膜の積層工程
の途中で表面をプラズマ処理したり、酸化シリコン膜の
一部をエッチバックしたりすることが行なわれている。
【０００３】図４(a)〜(f)は、従来の半導体装置の製造
工程の一例を順に示した図である。まず、シリコン基板
２４の表面に、ＢＰＳＧ膜を堆積して熱処理を施し、配
線下絶縁膜２５を形成する。この配線下絶縁膜２５の上
に、銅、シリコンを含有するアルミニウム膜を厚さ１μ
ｍで堆積してパターニングし、配線２６を形成する。そ
して、配線２６を含む表面に、テトラエトキシシラン
（Ｓｉ(ＯＣ2Ｈ5)4；ＴＥＯＳ）を原料とするプラズマ
ＣＶＤ法によって第１の酸化シリコン膜２７を０.４μ
ｍの厚さで形成する（図４(a)）。次に、第１の酸化シ
リコン膜２７の表面に、例えば、ＲＦ周波数１３.５６
ＭＨｚ、ＲＦパワー２００Ｗ、圧力１.０Ｔｏｒｒの条
件で、Ｎ2（窒素）プラズマ処理を１分間にわたって施
す（参考文献：K.Fujino et al., J. Electrochem. So
c., 139(6), 1690(1992)）。このプラズマ処理により、
第１の酸化シリコン膜２７は、プラズマ処理後の第１の
酸化シリコン膜２８となる。
工程の一例を順に示した図である。まず、シリコン基板
２４の表面に、ＢＰＳＧ膜を堆積して熱処理を施し、配
線下絶縁膜２５を形成する。この配線下絶縁膜２５の上
に、銅、シリコンを含有するアルミニウム膜を厚さ１μ
ｍで堆積してパターニングし、配線２６を形成する。そ
して、配線２６を含む表面に、テトラエトキシシラン
（Ｓｉ(ＯＣ2Ｈ5)4；ＴＥＯＳ）を原料とするプラズマ
ＣＶＤ法によって第１の酸化シリコン膜２７を０.４μ
ｍの厚さで形成する（図４(a)）。次に、第１の酸化シ
リコン膜２７の表面に、例えば、ＲＦ周波数１３.５６
ＭＨｚ、ＲＦパワー２００Ｗ、圧力１.０Ｔｏｒｒの条
件で、Ｎ2（窒素）プラズマ処理を１分間にわたって施
す（参考文献：K.Fujino et al., J. Electrochem. So
c., 139(6), 1690(1992)）。このプラズマ処理により、
第１の酸化シリコン膜２７は、プラズマ処理後の第１の
酸化シリコン膜２８となる。
【０００４】続いて、テトラエトキシシランを原料とす
るオゾン常圧ＣＶＤ法を用いて、プラズマ処理後の第１
の酸化シリコン膜２８の上に、第２の酸化シリコン膜２
９を０.８μｍの厚さに堆積する。そして、第２の酸化
シリコン膜２９の上に、スピン塗布法を用いて有機シリ
カ膜３０を約１μｍの厚さに形成する（図４(d)）。
るオゾン常圧ＣＶＤ法を用いて、プラズマ処理後の第１
の酸化シリコン膜２８の上に、第２の酸化シリコン膜２
９を０.８μｍの厚さに堆積する。そして、第２の酸化
シリコン膜２９の上に、スピン塗布法を用いて有機シリ
カ膜３０を約１μｍの厚さに形成する（図４(d)）。
【０００５】次に、バッチ式の平行平板型ＲＩＥ（反応
性イオンエッチング）装置を用い、第２の酸化シリコン
膜２９と有機シリカ膜３０のエッチングレートがほぼ等
しくなるような条件下で、第２の酸化シリコン膜が露出
してその一部が除去されるまで全面をエッチバックし、
表面を平坦化する（図４(e)）。最後に、エッチバック
された第２の酸化シリコン膜２９上に、テトラエトキシ
シランを用いたプラズマＣＶＤ法によって、第３の酸化
シリコン膜３１を０.４μｍの厚さに堆積し、層間絶縁
膜を完成させている（図４(f)）。
性イオンエッチング）装置を用い、第２の酸化シリコン
膜２９と有機シリカ膜３０のエッチングレートがほぼ等
しくなるような条件下で、第２の酸化シリコン膜が露出
してその一部が除去されるまで全面をエッチバックし、
表面を平坦化する（図４(e)）。最後に、エッチバック
された第２の酸化シリコン膜２９上に、テトラエトキシ
シランを用いたプラズマＣＶＤ法によって、第３の酸化
シリコン膜３１を０.４μｍの厚さに堆積し、層間絶縁
膜を完成させている（図４(f)）。
【０００６】
【発明が解決しようとする課題】上述した従来の層間絶
縁膜形成方法による半導体装置では、第１の酸化シリコ
ン膜（テトラエトキシシランを用いたプラズマＣＶＤ法
による膜）の表面をＮ2プラズマ処理することで、この
第１の酸化シリコン膜の表面の荒れや成長速度のパター
ン依存性を抑止しているが、Ｎ2プラズマ処理を加える
ことでプロセス全体が長くなるという問題点がある。ま
た、Ｎ2プラズマ処理における処理条件のマージンが狭
く、プロセス安定性がよくないという問題点もある。
縁膜形成方法による半導体装置では、第１の酸化シリコ
ン膜（テトラエトキシシランを用いたプラズマＣＶＤ法
による膜）の表面をＮ2プラズマ処理することで、この
第１の酸化シリコン膜の表面の荒れや成長速度のパター
ン依存性を抑止しているが、Ｎ2プラズマ処理を加える
ことでプロセス全体が長くなるという問題点がある。ま
た、Ｎ2プラズマ処理における処理条件のマージンが狭
く、プロセス安定性がよくないという問題点もある。
【０００７】本発明の目的は、上記問題点を解決し、層
間絶縁膜の形成に際し、表面へのプラズマ処理を行なう
ことなく酸化シリコン膜表面の荒れを抑止でき、かつ成
長速度のパターン依存性の影響を防ぐことができ、これ
によって信頼性の高い層間絶縁膜を形成できる半導体装
置の製造方法を提供することにある。
間絶縁膜の形成に際し、表面へのプラズマ処理を行なう
ことなく酸化シリコン膜表面の荒れを抑止でき、かつ成
長速度のパターン依存性の影響を防ぐことができ、これ
によって信頼性の高い層間絶縁膜を形成できる半導体装
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、配線を含む表面上に絶縁膜を形成する半導体
装置の製造方法において、シラン系原料を使用するプラ
ズマＣＶＤ法によって前記表面上に第１の酸化シリコン
膜を形成する第１の成膜工程と、有機シラン系原料を利
用するオゾン常圧ＣＶＤ法によって前記第１の酸化シリ
コン膜上に第２の酸化シリコン膜を形成する第２の成膜
工程と、前記第２の成膜工程の後に、前記第２の酸化シ
リコン膜上に有機シリカ膜を形成し、そののち前記有機
シリカ膜の全部と前記第２の酸化シリコン膜の一部とを
エッチバック除去する平坦化工程と、前記平坦化工程の
後に、有機シラン系原料を使用するプラズマＣＶＤ法に
よって前記第２の酸化シリコン膜上に第３の酸化シリコ
ン膜を形成する第３の成膜工程とを順次実施することに
よって前記絶縁膜を形成し、前記第１の成膜工程に用い
られるシラン系原料がＳｉＨ 4 ,Ｓｉ 2 Ｈ 6 ,Ｓｉ 3 Ｈ 10 の中
から選ばれた１種以上の化合物であり、前記第１の酸化
シリコン膜の膜厚が１０ｎｍ以上１００ｎｍ以下である
ことを特徴とする。
造方法は、配線を含む表面上に絶縁膜を形成する半導体
装置の製造方法において、シラン系原料を使用するプラ
ズマＣＶＤ法によって前記表面上に第１の酸化シリコン
膜を形成する第１の成膜工程と、有機シラン系原料を利
用するオゾン常圧ＣＶＤ法によって前記第１の酸化シリ
コン膜上に第２の酸化シリコン膜を形成する第２の成膜
工程と、前記第２の成膜工程の後に、前記第２の酸化シ
リコン膜上に有機シリカ膜を形成し、そののち前記有機
シリカ膜の全部と前記第２の酸化シリコン膜の一部とを
エッチバック除去する平坦化工程と、前記平坦化工程の
後に、有機シラン系原料を使用するプラズマＣＶＤ法に
よって前記第２の酸化シリコン膜上に第３の酸化シリコ
ン膜を形成する第３の成膜工程とを順次実施することに
よって前記絶縁膜を形成し、前記第１の成膜工程に用い
られるシラン系原料がＳｉＨ 4 ,Ｓｉ 2 Ｈ 6 ,Ｓｉ 3 Ｈ 10 の中
から選ばれた１種以上の化合物であり、前記第１の酸化
シリコン膜の膜厚が１０ｎｍ以上１００ｎｍ以下である
ことを特徴とする。
【０００９】
【００１０】
【作用】第１の酸化シリコン層は配線を直接覆う層であ
るが、シラン系原料を用いるプラズマＣＶＤ法によって
第１の酸化シリコン膜を薄層として形成することによ
り、以後の第２の酸化シリコン膜表面の荒れを抑止で
き、かつ第２の酸化シリコン膜の成長速度のパターン依
存性を抑止できる。これは、シラン系原料を用いたプラ
ズマＣＶＤ法による酸化シリコン膜が、高オゾン濃度下
でのテトラエトキシシランを用いたオゾン常圧ＣＶＤ法
による酸化シリコン膜を下地依存性なく成長させること
ができる下地膜であることによる。
るが、シラン系原料を用いるプラズマＣＶＤ法によって
第１の酸化シリコン膜を薄層として形成することによ
り、以後の第２の酸化シリコン膜表面の荒れを抑止で
き、かつ第２の酸化シリコン膜の成長速度のパターン依
存性を抑止できる。これは、シラン系原料を用いたプラ
ズマＣＶＤ法による酸化シリコン膜が、高オゾン濃度下
でのテトラエトキシシランを用いたオゾン常圧ＣＶＤ法
による酸化シリコン膜を下地依存性なく成長させること
ができる下地膜であることによる。
【００１１】そして本発明では、シラン系の原料とし
て、ＳｉＨ4,Ｓｉ2Ｈ6,Ｓｉ3Ｈ10の中から選ばれた１種
以上の化合物を使用し、また、第１の酸化シリコン膜の
膜厚は、配線を含む表面を被覆することができる範囲で
薄いことが望ましく、具体的には１０ｎｍ以上１００ｎ
ｍ以下とする。第１の酸化シリコン膜の膜厚を薄くする
ことにより、段差被覆性にさらに優れるようになる。例
えば、第１の酸化シリコン膜の膜厚を５０ｎｍ以下（典
型的には３０ｎｍ）とすることにより、０.６μｍルー
ルでのデバイス製造に十分対応できるようになる。
て、ＳｉＨ4,Ｓｉ2Ｈ6,Ｓｉ3Ｈ10の中から選ばれた１種
以上の化合物を使用し、また、第１の酸化シリコン膜の
膜厚は、配線を含む表面を被覆することができる範囲で
薄いことが望ましく、具体的には１０ｎｍ以上１００ｎ
ｍ以下とする。第１の酸化シリコン膜の膜厚を薄くする
ことにより、段差被覆性にさらに優れるようになる。例
えば、第１の酸化シリコン膜の膜厚を５０ｎｍ以下（典
型的には３０ｎｍ）とすることにより、０.６μｍルー
ルでのデバイス製造に十分対応できるようになる。
【００１２】そして本発明では、第２の酸化シリコン膜
表面の平坦性をさらに向上させるために、第２の酸化シ
リコン膜上に有機シリカ膜を形成し、そののち有機シリ
カ膜の全部と第２の酸化シリコン膜の一部とをエッチバ
ック除去してから、第３の酸化シリコン膜を形成してい
る。
表面の平坦性をさらに向上させるために、第２の酸化シ
リコン膜上に有機シリカ膜を形成し、そののち有機シリ
カ膜の全部と第２の酸化シリコン膜の一部とをエッチバ
ック除去してから、第３の酸化シリコン膜を形成してい
る。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て、説明する。図１(a)〜(e)は、本発明の一実施例の半
導体装置の製造方法を工程順に示す模式断面図である。
て、説明する。図１(a)〜(e)は、本発明の一実施例の半
導体装置の製造方法を工程順に示す模式断面図である。
【００１４】まず、シリコン基板１上に、常圧ＣＶＤ法
によってＢＰＳＧ膜を０.５μｍの厚さに堆積した後、
窒素ガス雰囲気中で９００℃、３０分間の熱処理を行な
い、配線下絶縁膜（ＢＰＳＧ膜）２を形成する。次に、
配線下絶縁膜２の上に、スパッタリング法により、銅お
よびシリコンを含むアルミニウム膜を１μｍの厚さで堆
積し、パターニングし、配線３を形成する。
によってＢＰＳＧ膜を０.５μｍの厚さに堆積した後、
窒素ガス雰囲気中で９００℃、３０分間の熱処理を行な
い、配線下絶縁膜（ＢＰＳＧ膜）２を形成する。次に、
配線下絶縁膜２の上に、スパッタリング法により、銅お
よびシリコンを含むアルミニウム膜を１μｍの厚さで堆
積し、パターニングし、配線３を形成する。
【００１５】そして、平行平板型枚葉式プラズマＣＶＤ
装置を用い、シラン系の原料を使用したプラズマＣＶＤ
法により、第１の酸化シリコン膜４を薄く形成する（図
１(a)）。シラン系の原料としては、シラン、ジシラ
ン、トリシランなどを用いることができる。また、酸素
源ガスとして例えば酸素ガスや一酸化二窒素（Ｎ2Ｏ）
をシラン系の原料ガスと同時にＣＶＤ装置に供給する。
ここで第１の酸化シリコン膜４の膜厚は、例えば約５０
ｎｍとする。第１の酸化シリコン膜４を薄く形成するこ
とで、配線スペース０.６μｍ以下のデバイスにも十分
適応できるようになる。
装置を用い、シラン系の原料を使用したプラズマＣＶＤ
法により、第１の酸化シリコン膜４を薄く形成する（図
１(a)）。シラン系の原料としては、シラン、ジシラ
ン、トリシランなどを用いることができる。また、酸素
源ガスとして例えば酸素ガスや一酸化二窒素（Ｎ2Ｏ）
をシラン系の原料ガスと同時にＣＶＤ装置に供給する。
ここで第１の酸化シリコン膜４の膜厚は、例えば約５０
ｎｍとする。第１の酸化シリコン膜４を薄く形成するこ
とで、配線スペース０.６μｍ以下のデバイスにも十分
適応できるようになる。
【００１６】第１の酸化シリコン膜４の形成後、平行平
板型枚葉式常圧ＣＶＤ装置を使用し、基板温度４００
℃、テトラエトキシシラン流量５０ｓｃｃｍ、オゾン流
量４００ｓｃｃｍの条件で、オゾン常圧ＣＶＤ法によ
り、厚さ０.８μｍの第２の酸化シリコン膜５を堆積す
る（図１(b)）。
板型枚葉式常圧ＣＶＤ装置を使用し、基板温度４００
℃、テトラエトキシシラン流量５０ｓｃｃｍ、オゾン流
量４００ｓｃｃｍの条件で、オゾン常圧ＣＶＤ法によ
り、厚さ０.８μｍの第２の酸化シリコン膜５を堆積す
る（図１(b)）。
【００１７】次に、第２の酸化シリコン膜５の上に、ス
ピン塗布法により有機シリカ膜６を約１μｍの厚さで形
成し（図１(c)）、そののち、平行平板型バッチ式ＲＩ
Ｅ装置を用い、ＲＦ周波数１３.５６ＭＨｚ、ＲＦパワ
ー０.３Ｗ／ｃｍ2、ＣＦ4ガス流量１００ｓｃｃｍ、Ｏ2
ガス流量１５ｓｃｃｍ、圧力０.１Ｔｏｒｒの条件で、
有機シリカ膜６の全部と第２の酸化シリコン膜５の表面
の一部をエッチバックし、第２の酸化シリコン膜５の表
面を平坦化する（図１(d)）。ここで、第２の酸化シリ
コン膜５のエッチングレートを有機シリカ膜６のエッチ
ングレートとほぼ同じにするか、あるいはやや大きくす
る。
ピン塗布法により有機シリカ膜６を約１μｍの厚さで形
成し（図１(c)）、そののち、平行平板型バッチ式ＲＩ
Ｅ装置を用い、ＲＦ周波数１３.５６ＭＨｚ、ＲＦパワ
ー０.３Ｗ／ｃｍ2、ＣＦ4ガス流量１００ｓｃｃｍ、Ｏ2
ガス流量１５ｓｃｃｍ、圧力０.１Ｔｏｒｒの条件で、
有機シリカ膜６の全部と第２の酸化シリコン膜５の表面
の一部をエッチバックし、第２の酸化シリコン膜５の表
面を平坦化する（図１(d)）。ここで、第２の酸化シリ
コン膜５のエッチングレートを有機シリカ膜６のエッチ
ングレートとほぼ同じにするか、あるいはやや大きくす
る。
【００１８】最後に、平坦化された第２の酸化シリコン
膜５の上に、テトラエトキシシランを用いたプラズマＣ
ＶＤ法により、第３の酸化シリコン膜８を０.４μｍの
厚さで形成する（図１(e)）。
膜５の上に、テトラエトキシシランを用いたプラズマＣ
ＶＤ法により、第３の酸化シリコン膜８を０.４μｍの
厚さで形成する（図１(e)）。
【００１９】このように、Ｎ2プラズマ処理技術を用い
ない工程によっても、第２の酸化シリコン膜５の表面荒
れは、従来のＮ2プラズマ処理技術を用いて形成した場
合と比べて、同程度以上に抑制されている。図２は、テ
トラエトキシシランを用いたオゾン常圧ＣＶＤ法によっ
て酸化シリコン膜を形成する場合に、下地層の材料を種
々に変えたときの成膜時間と成膜された酸化シリコン膜
の膜厚との関係を示すグラフである。グラフから示され
るように、テトラエトキシシランのオゾン常圧ＣＶＤ法
による酸化シリコン膜は、テトラエトキシシランのプラ
ズマＣＶＤ法による酸化シリコン膜上ではシリコン基板
上よりも成長速度が遅いが、シラン系の原料を用いるプ
ラズマＣＶＤ法による酸化シリコン膜上ではシリコン基
板上と同等の成長速度を示している。これにより、テト
ラエトキシシランのオゾン常圧ＣＶＤ法による酸化シリ
コン膜は、シラン系の原料を用いるプラズマＣＶＤ法に
よる酸化シリコン膜が配線をコートしていることによ
り、後述の図３(c)に示されるように、配線が密な部分
でも疎な部分でも、パターンに依存せず均一に成長する
ことになる。
ない工程によっても、第２の酸化シリコン膜５の表面荒
れは、従来のＮ2プラズマ処理技術を用いて形成した場
合と比べて、同程度以上に抑制されている。図２は、テ
トラエトキシシランを用いたオゾン常圧ＣＶＤ法によっ
て酸化シリコン膜を形成する場合に、下地層の材料を種
々に変えたときの成膜時間と成膜された酸化シリコン膜
の膜厚との関係を示すグラフである。グラフから示され
るように、テトラエトキシシランのオゾン常圧ＣＶＤ法
による酸化シリコン膜は、テトラエトキシシランのプラ
ズマＣＶＤ法による酸化シリコン膜上ではシリコン基板
上よりも成長速度が遅いが、シラン系の原料を用いるプ
ラズマＣＶＤ法による酸化シリコン膜上ではシリコン基
板上と同等の成長速度を示している。これにより、テト
ラエトキシシランのオゾン常圧ＣＶＤ法による酸化シリ
コン膜は、シラン系の原料を用いるプラズマＣＶＤ法に
よる酸化シリコン膜が配線をコートしていることによ
り、後述の図３(c)に示されるように、配線が密な部分
でも疎な部分でも、パターンに依存せず均一に成長する
ことになる。
【００２０】図３(a)〜(c)はそれぞれパターン依存性を
説明する断面図であり、(a)はＮ2プラズマ処理を行なわ
ない従来の半導体製造方法による場合、(b)はＮ2プラズ
マ処理を行なう従来の半導体製造方法による場合、(c)
は本実施例による場合を示している。従来の方法でＮ2
プラズマ処理を行なわない場合には、パターン依存性が
顕著であり、段差の以外の部分で第２の酸化シリコン膜
２９の膜厚が薄くなっている。従来の方法でＮ2プラズ
マ処理を行なうと、図３(b)に示すように、パターン依
存性が抑止されている。本実施例の場合は、Ｎ2プラズ
マ処理を行なわないにも関わらず、図３(c)に示される
ようにパターン依存性が抑止されている。
説明する断面図であり、(a)はＮ2プラズマ処理を行なわ
ない従来の半導体製造方法による場合、(b)はＮ2プラズ
マ処理を行なう従来の半導体製造方法による場合、(c)
は本実施例による場合を示している。従来の方法でＮ2
プラズマ処理を行なわない場合には、パターン依存性が
顕著であり、段差の以外の部分で第２の酸化シリコン膜
２９の膜厚が薄くなっている。従来の方法でＮ2プラズ
マ処理を行なうと、図３(b)に示すように、パターン依
存性が抑止されている。本実施例の場合は、Ｎ2プラズ
マ処理を行なわないにも関わらず、図３(c)に示される
ようにパターン依存性が抑止されている。
【００２１】
【発明の効果】以上説明したように本発明は、ＳｉＨ 4 ,
Ｓｉ 2 Ｈ 6 ,Ｓｉ 3 Ｈ 10 の中から選ばれた１種以上の化合物
からなるシラン系原料を用いるプラズマＣＶＤ法によっ
て、配線を直接覆う層である第１の酸化シリコン膜を膜
厚１０ｎｍ以上１００ｎｍ以下で形成し、さらに第２の
酸化シリコン膜の形成後に有機シリカ膜を用いたエッチ
バック工程（平坦化工程）を実施することにより、第２
の酸化シリコン膜の表面の平坦性をさらに向上できると
ともに第２の酸化シリコン膜表面の荒れを抑止でき、か
つ第２の酸化シリコン膜の成長速度のパターン依存性を
抑止できるので、第１の酸化シリコン膜表面へのプラズ
マ処理の工程を省くことができ、より高信頼性の層間絶
縁膜を形成できるという効果がある。プラズマ処理に要
する時間や装置を必要としないので、プロセス時間の短
縮、コストの低減を図ることができる。さらに、第１の
酸化シリコン膜を薄膜で形成しているので、配線パター
ンの狭小化にも対応できる。
Ｓｉ 2 Ｈ 6 ,Ｓｉ 3 Ｈ 10 の中から選ばれた１種以上の化合物
からなるシラン系原料を用いるプラズマＣＶＤ法によっ
て、配線を直接覆う層である第１の酸化シリコン膜を膜
厚１０ｎｍ以上１００ｎｍ以下で形成し、さらに第２の
酸化シリコン膜の形成後に有機シリカ膜を用いたエッチ
バック工程（平坦化工程）を実施することにより、第２
の酸化シリコン膜の表面の平坦性をさらに向上できると
ともに第２の酸化シリコン膜表面の荒れを抑止でき、か
つ第２の酸化シリコン膜の成長速度のパターン依存性を
抑止できるので、第１の酸化シリコン膜表面へのプラズ
マ処理の工程を省くことができ、より高信頼性の層間絶
縁膜を形成できるという効果がある。プラズマ処理に要
する時間や装置を必要としないので、プロセス時間の短
縮、コストの低減を図ることができる。さらに、第１の
酸化シリコン膜を薄膜で形成しているので、配線パター
ンの狭小化にも対応できる。
【００２２】半導体装置に関する本発明は、シラン系原
料を用いるプラズマＣＶＤ法によって、配線を直接覆う
層である第１の酸化シリコン膜を形成することにより、
プラズマ処理工程なしで第２の酸化シリコン膜の表面荒
れやパターン依存性を抑止できるので、より信頼性の高
い層間絶縁膜を有する半導体装置を低コストで得ること
ができるという効果がある。
料を用いるプラズマＣＶＤ法によって、配線を直接覆う
層である第１の酸化シリコン膜を形成することにより、
プラズマ処理工程なしで第２の酸化シリコン膜の表面荒
れやパターン依存性を抑止できるので、より信頼性の高
い層間絶縁膜を有する半導体装置を低コストで得ること
ができるという効果がある。
【図１】(a)〜(e)は本発明の一実施例の半導体装置の製
造方法を工程順に示す模式断面図である。
造方法を工程順に示す模式断面図である。
【図２】テトラエトキシシランを用いたオゾン常圧ＣＶ
Ｄ法によって酸化シリコン膜を形成する場合に、下地層
の材料を種々に変えたときの成膜時間と成膜された酸化
シリコン膜の膜厚との関係を示すグラフである。
Ｄ法によって酸化シリコン膜を形成する場合に、下地層
の材料を種々に変えたときの成膜時間と成膜された酸化
シリコン膜の膜厚との関係を示すグラフである。
【図３】(a)〜(c)は、それぞれ、パターン依存性を説明
する模式断面図である。
する模式断面図である。
【図４】(a)〜(f)は半導体装置の従来の製造方法を工程
順に示す模式断面図である。
順に示す模式断面図である。
１ シリコン基板 ２ 配線下絶縁膜 ３ 配線 ４ 第１の酸化シリコン膜 ５ 第２の酸化シリコン膜 ６ 有機シリカ膜 ８ 第３の酸化シリコン膜
Claims (1)
- 【請求項１】 配線を含む表面上に絶縁膜を形成する半
導体装置の製造方法において、 シラン系原料を使用するプラズマＣＶＤ法によって前記
表面上に第１の酸化シリコン膜を形成する第１の成膜工
程と、 有機シラン系原料を利用するオゾン常圧ＣＶＤ法によっ
て前記第１の酸化シリコン膜上に第２の酸化シリコン膜
を形成する第２の成膜工程と、 前記第２の成膜工程の後に、前記第２の酸化シリコン膜
上に有機シリカ膜を形成し、そののち前記有機シリカ膜
の全部と前記第２の酸化シリコン膜の一部とをエッチバ
ック除去する平坦化工程と、 前記平坦化工程の後に、有機シラン系原料を使用するプ
ラズマＣＶＤ法によって前記第２の酸化シリコン膜上に
第３の酸化シリコン膜を形成する第３の成膜工程とを順
次実施することによって前記絶縁膜を形成し、 前記第１の成膜工程に用いられるシラン系原料がＳｉＨ
4 ,Ｓｉ 2 Ｈ 6 ,Ｓｉ 3 Ｈ 10 の中から選ばれた１種以上の化合
物であり、前記第１の酸化シリコン膜の膜厚が１０ｎｍ
以上１００ｎｍ以下である ことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274137A JP2908200B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274137A JP2908200B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130847A JPH07130847A (ja) | 1995-05-19 |
| JP2908200B2 true JP2908200B2 (ja) | 1999-06-21 |
Family
ID=17537544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274137A Expired - Fee Related JP2908200B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908200B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2973905B2 (ja) * | 1995-12-27 | 1999-11-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4031158B2 (ja) * | 1999-09-27 | 2008-01-09 | 株式会社東芝 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828362B2 (ja) * | 1988-01-21 | 1996-03-21 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH0810692B2 (ja) * | 1990-08-28 | 1996-01-31 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH05206282A (ja) * | 1992-01-08 | 1993-08-13 | Nec Corp | 半導体装置の多層配線構造体の製造方法 |
-
1993
- 1993-11-02 JP JP5274137A patent/JP2908200B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130847A (ja) | 1995-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5665635A (en) | Method for forming field oxide film in semiconductor device | |
| US4305974A (en) | Method of manufacturing a semiconductor device | |
| JPH08203887A (ja) | 半導体装置の製造方法 | |
| JPH08222559A (ja) | 半導体装置の製造方法 | |
| JP2908200B2 (ja) | 半導体装置の製造方法 | |
| JP2629587B2 (ja) | 半導体装置の製造方法 | |
| JPH05291415A (ja) | 半導体装置の製造方法 | |
| JP2636715B2 (ja) | 半導体装置の製造方法 | |
| JPH0851107A (ja) | ウエハ上に平坦化構造を形成するための方法およびウエハ上にシランを基礎としたｂｐｓｇ平坦化構造を形成するための方法 | |
| JPH0669200A (ja) | 半導体装置の製造方法 | |
| KR100197766B1 (ko) | 반도체장치의 제조방법 | |
| JP2000223485A (ja) | 複合絶縁膜の製造方法及びこれを用いた半導体装置の製造方法 | |
| JPH09153487A (ja) | 半導体装置の製造方法 | |
| JPH05206110A (ja) | 半導体装置およびその製造方法 | |
| JP3022740B2 (ja) | 半導体装置の製造方法 | |
| KR100607820B1 (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
| JPH05335299A (ja) | 半導体装置の製造方法 | |
| JPH07153840A (ja) | 半導体装置およびその製造方法 | |
| JP3070564B2 (ja) | 半導体装置の製造方法 | |
| KR0140736B1 (ko) | 반도체 소자의 절연 산화막 평탄화 방법 | |
| JPH0810692B2 (ja) | 半導体装置の製造方法 | |
| JPH0621043A (ja) | 半導体装置の製造方法 | |
| JPH0273652A (ja) | 半導体装置の製造方法 | |
| JPH09148321A (ja) | 半導体装置およびその製造方法 | |
| JPH1022382A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |