JPH0828362B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0828362B2 JPH0828362B2 JP63011151A JP1115188A JPH0828362B2 JP H0828362 B2 JPH0828362 B2 JP H0828362B2 JP 63011151 A JP63011151 A JP 63011151A JP 1115188 A JP1115188 A JP 1115188A JP H0828362 B2 JPH0828362 B2 JP H0828362B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は超LSIなどの高集積化に際し、多層配線にお
ける層間絶縁膜や素子分離における絶縁膜に用いられ、
微細な凹凸を有する基板上に絶縁膜を堆積し平坦化する
のに有効な半導体装置の製造方法に関する。
ける層間絶縁膜や素子分離における絶縁膜に用いられ、
微細な凹凸を有する基板上に絶縁膜を堆積し平坦化する
のに有効な半導体装置の製造方法に関する。
従来の技術 LSIの集積度が増すにつれ、配線を多層に積み重ねる
技術が用いられており、微細な配線間に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法（以下CVD法と記す）によるSiO
2膜等絶縁膜の形成と、その絶縁膜をエッチングする工
程をくり返すことによって、微細な配線間への絶縁膜の
埋込みや層間絶縁膜の平坦化の検討が種々なされてい
る。例えば、第10図に示すように、第10図（Ａ）におい
て、Si基板100にAl配線パターン102が形成されている上
にテトラエトキシシラン（TEOS）のような有機オキシシ
ラン類を原料ガスとしてCVD法で分解し、SiO2膜104を堆
積する。しかる後に第10図（Ｂ）に示すように等方性エ
ッチングを施すことによって、段差部の角度緩和を行な
う。上記例に示したように、有機オキシシランを用いた
SiO2膜は段差被覆性が良く、配線間隙を埋込むのに適
し、また角度緩和を行なうことで、該SiO2膜上に堆積す
る以後の膜への影響を低く押さえることができる（IEEE
VLSI マルチレベル インターコネクション コンファ
レンス June 15−16,1987 M.J.Thoma“A1.0μm CMOS TW
O LEVEL METAL TECHNOLOGY INCORPORATING PLASMA ENHA
NCED TEOS"参照）。
技術が用いられており、微細な配線間に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法（以下CVD法と記す）によるSiO
2膜等絶縁膜の形成と、その絶縁膜をエッチングする工
程をくり返すことによって、微細な配線間への絶縁膜の
埋込みや層間絶縁膜の平坦化の検討が種々なされてい
る。例えば、第10図に示すように、第10図（Ａ）におい
て、Si基板100にAl配線パターン102が形成されている上
にテトラエトキシシラン（TEOS）のような有機オキシシ
ラン類を原料ガスとしてCVD法で分解し、SiO2膜104を堆
積する。しかる後に第10図（Ｂ）に示すように等方性エ
ッチングを施すことによって、段差部の角度緩和を行な
う。上記例に示したように、有機オキシシランを用いた
SiO2膜は段差被覆性が良く、配線間隙を埋込むのに適
し、また角度緩和を行なうことで、該SiO2膜上に堆積す
る以後の膜への影響を低く押さえることができる（IEEE
VLSI マルチレベル インターコネクション コンファ
レンス June 15−16,1987 M.J.Thoma“A1.0μm CMOS TW
O LEVEL METAL TECHNOLOGY INCORPORATING PLASMA ENHA
NCED TEOS"参照）。
発明が解決しようとする課題 しかし、第10図に示す従来の製造方法においては、下
記のような課題がある。
記のような課題がある。
微細な、特に１μｍ以下の配線間隙に埋込まれたSi
O2膜の絶縁性が悪い。つまり、TEOSの分子式はSi（OC2H
5）４であるがこれを分解して得られるSiO2膜は膜中に
多くの炭素及び水素を含むため（有機オキシシラン材料
を用いて形成したSiO2膜一般に言える）、SiH4系のガス
とH2OやNO等のガスとの反応により得られるSiO2膜に比
べ絶縁性が悪く、特に微細な配線間に埋込まれた部分で
は配線間のリーク電流が１桁〜２桁大きくなる。
O2膜の絶縁性が悪い。つまり、TEOSの分子式はSi（OC2H
5）４であるがこれを分解して得られるSiO2膜は膜中に
多くの炭素及び水素を含むため（有機オキシシラン材料
を用いて形成したSiO2膜一般に言える）、SiH4系のガス
とH2OやNO等のガスとの反応により得られるSiO2膜に比
べ絶縁性が悪く、特に微細な配線間に埋込まれた部分で
は配線間のリーク電流が１桁〜２桁大きくなる。
上層の配線を形成した際、配線の短絡や断線が起こ
りやすい。つまり、SiO2膜を堆積した後に存在する段差
部の角度は緩和されているが、完全な平坦化はされてい
ないため、上層の配線を形成する際に段差部において配
線としての導体膜のエッチング残りが発生し、配線の短
絡が起こりやすくなる。また、段差部においては、配線
の断線も起こりやすい。そのため、歩留りの低下の原因
となるという問題がある。
りやすい。つまり、SiO2膜を堆積した後に存在する段差
部の角度は緩和されているが、完全な平坦化はされてい
ないため、上層の配線を形成する際に段差部において配
線としての導体膜のエッチング残りが発生し、配線の短
絡が起こりやすくなる。また、段差部においては、配線
の断線も起こりやすい。そのため、歩留りの低下の原因
となるという問題がある。
本発明は、このような従来の課題に鑑み、これらの課
題を解決し、製造歩留り及び信頼性に優れ、高集積化を
可能とする半導体装置の製造方法を提供することを目的
とする。
題を解決し、製造歩留り及び信頼性に優れ、高集積化を
可能とする半導体装置の製造方法を提供することを目的
とする。
課題を解決するための手段 本発明は、かかる課題を解決すべく、凹凸を有する半
導体基板上に半導体の水素化物の酸化反応により第１の
絶縁膜を堆積する第１の工程と、前記第１の絶縁膜上に
有機オキシシランの分解反応により第２の絶縁膜を堆積
する第２の工程よりなることを特徴とする半導体装置の
製造方法を提供し、さらには、前記第２の絶縁膜を堆積
する第２の工程の後に、前記半導体基板凸部上の前記第
１及び第２の絶縁膜あるいは前記第２の絶縁膜をエッチ
ングする工程とを備えたことを特徴とする半導体装置の
製造方法を提供する。
導体基板上に半導体の水素化物の酸化反応により第１の
絶縁膜を堆積する第１の工程と、前記第１の絶縁膜上に
有機オキシシランの分解反応により第２の絶縁膜を堆積
する第２の工程よりなることを特徴とする半導体装置の
製造方法を提供し、さらには、前記第２の絶縁膜を堆積
する第２の工程の後に、前記半導体基板凸部上の前記第
１及び第２の絶縁膜あるいは前記第２の絶縁膜をエッチ
ングする工程とを備えたことを特徴とする半導体装置の
製造方法を提供する。
作用 本発明は上記構成により、次のように作用する。
半導体の水素化物の酸化反応により得られる絶縁性
の良い第１の絶縁膜と有機オキシシランの分解反応によ
り得られる段差被覆性の良い第２の絶縁膜を組合わせる
ことによって、微細な凹部に絶縁性の良好な絶縁膜を埋
込むことができ、リーク電流の低減が計れる。
の良い第１の絶縁膜と有機オキシシランの分解反応によ
り得られる段差被覆性の良い第２の絶縁膜を組合わせる
ことによって、微細な凹部に絶縁性の良好な絶縁膜を埋
込むことができ、リーク電流の低減が計れる。
第１及び第２の絶縁膜を形成後、半導体基板凸部上
の第１及び第２の絶縁膜あるいは第２の絶縁膜をエッチ
ングすることによって、半導体基板表面を平坦化でき、
上層の配線の形成が容易になる。
の第１及び第２の絶縁膜あるいは第２の絶縁膜をエッチ
ングすることによって、半導体基板表面を平坦化でき、
上層の配線の形成が容易になる。
有機オキシシランの熱分解反応による絶縁膜の堆積
工程とプラズマ分解反応による絶縁膜の堆積工程を組合
わせることによって、あるいはそれぞれの絶縁膜のエッ
チング工程とも組合わせることによって、微細の凹部へ
の絶縁膜の埋込みを容易にできる。
工程とプラズマ分解反応による絶縁膜の堆積工程を組合
わせることによって、あるいはそれぞれの絶縁膜のエッ
チング工程とも組合わせることによって、微細の凹部へ
の絶縁膜の埋込みを容易にできる。
第１の絶縁膜を堆積する工程に光反応を利用するこ
とによって、プラズマ反応を用いた場合に比べプラズマ
による素子へのダメージが低減できるとともに、この第
１の絶縁膜が、第２の絶縁膜を堆積する工程にプラズマ
分解反応を用いた場合に、プラズマによる素子へのダメ
ージを防止する役割を果たす。
とによって、プラズマ反応を用いた場合に比べプラズマ
による素子へのダメージが低減できるとともに、この第
１の絶縁膜が、第２の絶縁膜を堆積する工程にプラズマ
分解反応を用いた場合に、プラズマによる素子へのダメ
ージを防止する役割を果たす。
実 施 例 （実施例１） 以下、本発明の製造方法を具体例に基づいて説明す
る。
る。
第１図（Ａ）〜（Ｂ）は本発明の一実施例の製造工程
で２層配線の層間絶縁膜形成工程を示す。第２図（Ａ）
に示す半導体Si基板２に回路素子が作成され、Alによっ
てパッドや配線となる第１のAl配線4A〜4D（全体を言う
ときはAl配線４と記す）が形成された基板を光CVD装置
中で基板温度を300℃に保ち、SiH4とN2Oの流量比が1:50
で、真空度が10Torrに保たれた状態で、合成石英窓を通
して低圧水銀ランプ光を照射して、第１の絶縁膜として
のSiO2膜６を0.1μｍ堆積する。しかる後に第１図
（Ｂ）に示すように、上記（Ａ）で示す基板をプラズマ
CVD装置内に設置し、基板温度を350℃に保ち、TEOSとO2
の混合ガスを導入し、真空度が1Torrの状態でプラズマ
生成し、TEOSによる第２の絶縁膜としてのSiO2膜８を0.
8μｍ堆積し、Al配線４の間隙を埋込む。このとき、TEO
Sの反応により得られるSiO2膜８は段差被覆性が良いた
め、Al配線４の間隙を埋込むことができる。
で２層配線の層間絶縁膜形成工程を示す。第２図（Ａ）
に示す半導体Si基板２に回路素子が作成され、Alによっ
てパッドや配線となる第１のAl配線4A〜4D（全体を言う
ときはAl配線４と記す）が形成された基板を光CVD装置
中で基板温度を300℃に保ち、SiH4とN2Oの流量比が1:50
で、真空度が10Torrに保たれた状態で、合成石英窓を通
して低圧水銀ランプ光を照射して、第１の絶縁膜として
のSiO2膜６を0.1μｍ堆積する。しかる後に第１図
（Ｂ）に示すように、上記（Ａ）で示す基板をプラズマ
CVD装置内に設置し、基板温度を350℃に保ち、TEOSとO2
の混合ガスを導入し、真空度が1Torrの状態でプラズマ
生成し、TEOSによる第２の絶縁膜としてのSiO2膜８を0.
8μｍ堆積し、Al配線４の間隙を埋込む。このとき、TEO
Sの反応により得られるSiO2膜８は段差被覆性が良いた
め、Al配線４の間隙を埋込むことができる。
このようにして堆積したSiO2膜６及び８のAl配線４間
隙におけるリーク電流の測定を第２図に示す断面構成と
測定概略により行った。第２図において、熱酸化膜３が
形成されたSi基板２にAl配線4A,4Bが1.2μｍの間隔で形
成されており、その上に本実施例における上記製造工程
により前記SiO2膜６及び８が形成されている。そして、
このような基板の前記Al配線4A,4B間に電源21により電
圧を印加し、電流計22によりリーク電流の測定を行った
ところ、第３図に示す結果を得た。第３図（Ａ）は、前
記SiH4とN2Oの光CVDによるSiO2膜６がなく、前記TEOSと
O2のプラズマCVDによるSiO2膜８のみの場合のリーク電
流を示し、第３図（Ｂ）は本実施例でのリーク電流を示
す。本図より明らかなように、本実施例の製造工程によ
れば、リーク電流値が１桁以上も低く押えられており、
極めて良好な絶縁特性を示している。
隙におけるリーク電流の測定を第２図に示す断面構成と
測定概略により行った。第２図において、熱酸化膜３が
形成されたSi基板２にAl配線4A,4Bが1.2μｍの間隔で形
成されており、その上に本実施例における上記製造工程
により前記SiO2膜６及び８が形成されている。そして、
このような基板の前記Al配線4A,4B間に電源21により電
圧を印加し、電流計22によりリーク電流の測定を行った
ところ、第３図に示す結果を得た。第３図（Ａ）は、前
記SiH4とN2Oの光CVDによるSiO2膜６がなく、前記TEOSと
O2のプラズマCVDによるSiO2膜８のみの場合のリーク電
流を示し、第３図（Ｂ）は本実施例でのリーク電流を示
す。本図より明らかなように、本実施例の製造工程によ
れば、リーク電流値が１桁以上も低く押えられており、
極めて良好な絶縁特性を示している。
なお、上記光CVDにおいてSiH4の代りにSi2H6あるいは
Si3H8を用いても同様な結果となった。また、上記光CVD
においてN2Oの代りにNOを用いても同様な結果となっ
た。また、上記プラズマCVDにおいてTEOSの代りにエチ
ルトリエトキシシラン〔C2H5Si（OC2H5）３〕を用いて
も同様な結果となった。
Si3H8を用いても同様な結果となった。また、上記光CVD
においてN2Oの代りにNOを用いても同様な結果となっ
た。また、上記プラズマCVDにおいてTEOSの代りにエチ
ルトリエトキシシラン〔C2H5Si（OC2H5）３〕を用いて
も同様な結果となった。
（実施例２） 第１図を用いて、本発明による他の実施例の製造工程
で２層配線の層間絶縁膜形成工程を示す。第１図（Ａ）
でSi基板２に回路素子が作成され、Alによってパッドや
配線となる第１のAl配線４（4A〜4D）が形成された基板
に実施例１と同様に光CVD法を用いて、第１の絶縁膜と
してのSiO2膜６を0.1μｍ堆積する。しかる後に第１図
（Ｂ）に示すように基板を熱CVD装置内に設置し、基板
温度を375℃に保ち、TEOSとO3の混合ガスで、真空度が1
00Torrの状態で熱反応により第２の絶縁膜としてのSiO2
膜８を0.8μｍ堆積し、Al配線４の間隙を埋込む。この
とき、TEOSの反応により得られるSiO2膜８は段差被覆性
が良いため、Al配線４の微細間隙を埋込むことができ
る。
で２層配線の層間絶縁膜形成工程を示す。第１図（Ａ）
でSi基板２に回路素子が作成され、Alによってパッドや
配線となる第１のAl配線４（4A〜4D）が形成された基板
に実施例１と同様に光CVD法を用いて、第１の絶縁膜と
してのSiO2膜６を0.1μｍ堆積する。しかる後に第１図
（Ｂ）に示すように基板を熱CVD装置内に設置し、基板
温度を375℃に保ち、TEOSとO3の混合ガスで、真空度が1
00Torrの状態で熱反応により第２の絶縁膜としてのSiO2
膜８を0.8μｍ堆積し、Al配線４の間隙を埋込む。この
とき、TEOSの反応により得られるSiO2膜８は段差被覆性
が良いため、Al配線４の微細間隙を埋込むことができ
る。
（実施例３） 第１図を用いて本発明による他の実施例の製造工程で
２層配線の層間絶縁膜形成工程を示す。第１図（Ａ）で
Si基板２に回路素子が作成され、Alによってパッドや配
線となる第１の導体４（4A〜4D）が形成された基板２を
プラズマCVD装置中で基板温度を300℃に保ち、SiH4とN2
Oの流量比が1:20で、真空度が0.25Torrに保たれた状態
でプラズマ生成し、第１の絶縁膜としてのSiO2膜６を0.
1μｍ堆積する。しかる後に第１図（Ｂ）に示すよう
に、実施例１と同様にTEOSとO2の混合ガスによるプラズ
マCVD法で第２の絶縁膜としてのSiO2膜８を0.8μｍ堆積
し、Al配線４の間隙を埋込む。
２層配線の層間絶縁膜形成工程を示す。第１図（Ａ）で
Si基板２に回路素子が作成され、Alによってパッドや配
線となる第１の導体４（4A〜4D）が形成された基板２を
プラズマCVD装置中で基板温度を300℃に保ち、SiH4とN2
Oの流量比が1:20で、真空度が0.25Torrに保たれた状態
でプラズマ生成し、第１の絶縁膜としてのSiO2膜６を0.
1μｍ堆積する。しかる後に第１図（Ｂ）に示すよう
に、実施例１と同様にTEOSとO2の混合ガスによるプラズ
マCVD法で第２の絶縁膜としてのSiO2膜８を0.8μｍ堆積
し、Al配線４の間隙を埋込む。
なお、上記プラズマCVDにおいてSiH4の代りにSi2H6あ
るいはSi3H8を用いても同様な結果となった。また、上
記プラズマCVDにおいてN2Oの代りにNOを用いても同様な
結果となった。
るいはSi3H8を用いても同様な結果となった。また、上
記プラズマCVDにおいてN2Oの代りにNOを用いても同様な
結果となった。
（実施例４） 第１図を用いて本発明による他の実施例の製造工程で
２層配線の層間絶縁膜形成工程を示す。第１図（Ａ）で
Si基板２に回路素子が形成され、Alによってパッドや配
線となる第１の導体４（4A〜4D）が形成された基板に実
施例３と同様にSiH4とN2Oの混合ガスによるプラズマCVD
法で、第１の絶縁膜としてのSiO2膜６を0.1μｍ堆積す
る。しかる後に第１図（Ｂ）に示すように、実施例２と
同様にTEOSとO3の混合ガスによる熱CVD法で、第２の絶
縁膜としてのSiO2膜８を0.8μｍ堆積し、Al配線４の間
隙を埋込む。
２層配線の層間絶縁膜形成工程を示す。第１図（Ａ）で
Si基板２に回路素子が形成され、Alによってパッドや配
線となる第１の導体４（4A〜4D）が形成された基板に実
施例３と同様にSiH4とN2Oの混合ガスによるプラズマCVD
法で、第１の絶縁膜としてのSiO2膜６を0.1μｍ堆積す
る。しかる後に第１図（Ｂ）に示すように、実施例２と
同様にTEOSとO3の混合ガスによる熱CVD法で、第２の絶
縁膜としてのSiO2膜８を0.8μｍ堆積し、Al配線４の間
隙を埋込む。
（実施例５） 第４図を用いて本発明による他の実施例の製造工程で
２層配線の層間絶縁膜形成工程を示す。第４図（Ａ）で
Si基板２に回路素子が作成され、Alによってパッドや配
線となる第１のAl配線４（4A〜4D）が形成された基板２
に実施例１と同様に光CVD法を用いて、第１の絶縁膜と
してのSiO2膜６を0.1μｍ堆積する。しかる後に第４図
（Ｂ）に示すように、実施例２と同様にTEOSとO3の混合
ガスによる熱CVD法で、SiO2膜７を0.3μｍ堆積し、前記
Al配線４の0.8μｍ以下の間隙を埋込む。しかる後に、
第４図（Ｃ）に示すように、実施例１と同様にTEOSとO2
の混合ガスによるプラズマCVD法で、SiO2膜８を0.6μｍ
堆積する。このとき、TEOSの熱反応によるSiO2膜７はTE
OSのプラズマ反応によるSiO2膜８よりも段差被覆性が優
れており１μｍ以下の間隙を埋込むのに適している。し
かし、このTEOSの熱反応によるSiO2膜７は膜質が悪く厚
く堆積すると後の熱処理の工程においてクラックが生じ
る恐れがあり、TEOSのプラズマ反応によるSiO2膜８を堆
積することによって、クラックの発生を防止することが
できる。また、TEOSの熱反応によるSiO2膜の堆積速度が
300nm/minであるのに比べ、TEOSのプラズマ反応によるS
iO2膜の堆積速度は800nm/minと速いので、スループット
向上が図れる。また、上記TEOSの熱反応によるSiO2膜厚
と上記TEOSのプラズマ反応によるSiO2膜厚を適当に選
び、これら各工程をくり返すことによって、任意の寸法
の前記Al配線４の間隙を埋込むことができる。
２層配線の層間絶縁膜形成工程を示す。第４図（Ａ）で
Si基板２に回路素子が作成され、Alによってパッドや配
線となる第１のAl配線４（4A〜4D）が形成された基板２
に実施例１と同様に光CVD法を用いて、第１の絶縁膜と
してのSiO2膜６を0.1μｍ堆積する。しかる後に第４図
（Ｂ）に示すように、実施例２と同様にTEOSとO3の混合
ガスによる熱CVD法で、SiO2膜７を0.3μｍ堆積し、前記
Al配線４の0.8μｍ以下の間隙を埋込む。しかる後に、
第４図（Ｃ）に示すように、実施例１と同様にTEOSとO2
の混合ガスによるプラズマCVD法で、SiO2膜８を0.6μｍ
堆積する。このとき、TEOSの熱反応によるSiO2膜７はTE
OSのプラズマ反応によるSiO2膜８よりも段差被覆性が優
れており１μｍ以下の間隙を埋込むのに適している。し
かし、このTEOSの熱反応によるSiO2膜７は膜質が悪く厚
く堆積すると後の熱処理の工程においてクラックが生じ
る恐れがあり、TEOSのプラズマ反応によるSiO2膜８を堆
積することによって、クラックの発生を防止することが
できる。また、TEOSの熱反応によるSiO2膜の堆積速度が
300nm/minであるのに比べ、TEOSのプラズマ反応によるS
iO2膜の堆積速度は800nm/minと速いので、スループット
向上が図れる。また、上記TEOSの熱反応によるSiO2膜厚
と上記TEOSのプラズマ反応によるSiO2膜厚を適当に選
び、これら各工程をくり返すことによって、任意の寸法
の前記Al配線４の間隙を埋込むことができる。
なお、上記実施例５において、光CVD法により第１の
絶縁膜を形成する代りに実施例３及び４のごとくプラズ
マCVD法により第１の絶縁膜を形成しても同様の結果が
得られた。
絶縁膜を形成する代りに実施例３及び４のごとくプラズ
マCVD法により第１の絶縁膜を形成しても同様の結果が
得られた。
（実施例６） 第５図を用いて本発明による他の実施例の製造工程で
２層配線の層間絶縁膜形成工程を示す。第５図（Ａ）で
Si基板２に回路素子が作成され、Alによってパッドや配
線となる第１のAl配線4A〜4Dが形成された基板に実施例
１と同様に光CVD法を用いて、第１の絶縁膜としてのSiO
2膜６を0.1μｍ堆積する。しかる後に第５図（Ｂ）に示
すように、TEOSとO3の混合ガスによる熱CVD法で、SiO2
膜７を0.2μｍ堆積する。次に、該基板をドライエッチ
ング装置内に設置し、基板温度を20℃に保ち、C2F6とO2
の混合ガスでプラズマ生成し、第５図（Ｃ）に示すよう
に、Al配線４の側壁部にのみSiO2膜7aを残すようにSiO2
膜７をエッチングする。次に、第５図（Ｄ）に示すよう
に、TEOSとO3の混合ガスによる熱CVD法で、SiO2膜7bを
0.3μｍ堆積し、Al配線４の1.2μｍ以下の間隙を埋込
む。しかる後に第５図（Ｅ）に示すように、TEOSとO2の
混合ガスによるプラズマCVD法で、SiO2膜８を0.6μｍ堆
積する。上記工程に示したように、TEOSの熱反応による
SiO2膜の堆積工程とSiO2膜をエッチングする工程をくり
返すことにより、Al配線４の任意の寸法の間隙をSiO2膜
で埋込むことができる。また、最終的にAl配線４上に形
成される該SiO2膜の膜厚を0.3μｍ程度に固定すること
によって、後の熱処理等により該SiO2膜にクラックが発
生することを防止する。
２層配線の層間絶縁膜形成工程を示す。第５図（Ａ）で
Si基板２に回路素子が作成され、Alによってパッドや配
線となる第１のAl配線4A〜4Dが形成された基板に実施例
１と同様に光CVD法を用いて、第１の絶縁膜としてのSiO
2膜６を0.1μｍ堆積する。しかる後に第５図（Ｂ）に示
すように、TEOSとO3の混合ガスによる熱CVD法で、SiO2
膜７を0.2μｍ堆積する。次に、該基板をドライエッチ
ング装置内に設置し、基板温度を20℃に保ち、C2F6とO2
の混合ガスでプラズマ生成し、第５図（Ｃ）に示すよう
に、Al配線４の側壁部にのみSiO2膜7aを残すようにSiO2
膜７をエッチングする。次に、第５図（Ｄ）に示すよう
に、TEOSとO3の混合ガスによる熱CVD法で、SiO2膜7bを
0.3μｍ堆積し、Al配線４の1.2μｍ以下の間隙を埋込
む。しかる後に第５図（Ｅ）に示すように、TEOSとO2の
混合ガスによるプラズマCVD法で、SiO2膜８を0.6μｍ堆
積する。上記工程に示したように、TEOSの熱反応による
SiO2膜の堆積工程とSiO2膜をエッチングする工程をくり
返すことにより、Al配線４の任意の寸法の間隙をSiO2膜
で埋込むことができる。また、最終的にAl配線４上に形
成される該SiO2膜の膜厚を0.3μｍ程度に固定すること
によって、後の熱処理等により該SiO2膜にクラックが発
生することを防止する。
なお、上記実施例６において、光CVD法により第１の
絶縁膜を形制する代りに実施例３及び４のごとくプラズ
マCVD法により第１の絶縁膜を形成しても同様の結果が
得られた。
絶縁膜を形制する代りに実施例３及び４のごとくプラズ
マCVD法により第１の絶縁膜を形成しても同様の結果が
得られた。
（実施例７） 第６図を用いて本発明による他の実施例の製造工程で
２層配線の製造工程を示す。第６図（Ａ）でSi基板２に
回路素子が作成され、Alによってパッドや配線となる第
１のAl配線4A〜4Dが形成された基板に、光CVD法を用い
て第１の絶縁膜としてのSiO2膜６を0.1μｍ堆積し、し
かる後に第６図（Ｂ）のように、TEOSとO2の混合ガスに
よるプラズマCVD法で第２の絶縁膜としてのSiO2膜８を
0.8μｍ堆積し、Al配線４の間隙を埋込む。次に、平坦
化工程として以下のような工程を行う。該基板上にレジ
スト膜を1.2μｍ程度の厚さで塗布した後露光して、第
６図（Ｃ）に示すようにSiO2膜８を堆積した後に存在す
る凹部にレジスト膜パターン10を形成する。このとき、
SiO2膜８を堆積した後に存在する基板表面の段差が0.5
μｍ以下と小さい場合には、レジスト膜パターン10を形
成しなくても以下の工程で平坦化が可能である。そして
次に、第６図（Ｄ）に示すように、基板上にレジスト膜
12を1.5μｍ程度の厚さで塗布し、基板表面を平坦化す
る。その後、基板をドライエッチング装置内に設置し、
基板温度を20℃に保ち、まずO2ガスで、真空度が0.1Tor
rの状態でプラズマ生成し、前記レジスト膜12を1.3μｍ
エッチングし、次にCHF3とO2の流量比が3:1で、真空度
が0.2Torrの状態でプラズマ生成し、前記レジスト膜12,
10及び前記SiO2膜6,8を同じ速度でエッチングして、第
６図（Ｅ）に示すように、Al配線間に前記SiO2膜６及び
８を埋込んで平坦化した構造が得られる。しかる後に、
第６図（Ｆ）に示すように、SiH4とN2Oの混合ガスによ
るプラズマCVD法で第３の絶縁膜としてのSiO2膜14を0.8
μｍ堆積する。
２層配線の製造工程を示す。第６図（Ａ）でSi基板２に
回路素子が作成され、Alによってパッドや配線となる第
１のAl配線4A〜4Dが形成された基板に、光CVD法を用い
て第１の絶縁膜としてのSiO2膜６を0.1μｍ堆積し、し
かる後に第６図（Ｂ）のように、TEOSとO2の混合ガスに
よるプラズマCVD法で第２の絶縁膜としてのSiO2膜８を
0.8μｍ堆積し、Al配線４の間隙を埋込む。次に、平坦
化工程として以下のような工程を行う。該基板上にレジ
スト膜を1.2μｍ程度の厚さで塗布した後露光して、第
６図（Ｃ）に示すようにSiO2膜８を堆積した後に存在す
る凹部にレジスト膜パターン10を形成する。このとき、
SiO2膜８を堆積した後に存在する基板表面の段差が0.5
μｍ以下と小さい場合には、レジスト膜パターン10を形
成しなくても以下の工程で平坦化が可能である。そして
次に、第６図（Ｄ）に示すように、基板上にレジスト膜
12を1.5μｍ程度の厚さで塗布し、基板表面を平坦化す
る。その後、基板をドライエッチング装置内に設置し、
基板温度を20℃に保ち、まずO2ガスで、真空度が0.1Tor
rの状態でプラズマ生成し、前記レジスト膜12を1.3μｍ
エッチングし、次にCHF3とO2の流量比が3:1で、真空度
が0.2Torrの状態でプラズマ生成し、前記レジスト膜12,
10及び前記SiO2膜6,8を同じ速度でエッチングして、第
６図（Ｅ）に示すように、Al配線間に前記SiO2膜６及び
８を埋込んで平坦化した構造が得られる。しかる後に、
第６図（Ｆ）に示すように、SiH4とN2Oの混合ガスによ
るプラズマCVD法で第３の絶縁膜としてのSiO2膜14を0.8
μｍ堆積する。
次に、このように平坦化した基板に多層配線を形成す
るために以下の工程を行った。該基板上にレジスト膜を
塗布し所望の領域を露光してレジスト膜パターン（図示
せず）を得る。そして、基板をドライエッチング装置内
に設置し、基板温度を20℃に保ち、CHF3とO2の流量比が
10:1で、真空度が0.2Torrの状態でプラズマ生成し、レ
ジスト膜パターンをマスクにしてSiO2膜14をエッチング
レスルーホールを形成し、レジスト膜パターンを除去す
る。次に、基板をスパッタ装置内に設置し、Alターゲッ
トをスパッタして基板上に第２の導体としてのAl膜16を
１μｍ堆積する。次に基板上にレジスト膜を塗布し所望
の領域を露光してレジスト膜パターン（図示せず）を得
る。そして、基板をドライエッチング装置内に設置し、
SiCl4ガスでプラズマ生成し、レジスト膜パターンをマ
スクにしてAl膜16をエッチングして、第２の導体パター
ンとしてのAl配線16A,Bを形成する。その後レジスト膜
パターンを除去すると、第６図（Ｇ）に示すように、２
層Al配線構造が得られる。ここで、SiO2膜６を形成する
ことにより、Al配線４の１μｍ以下の間隙に埋込まれた
SiO2膜の絶縁性が向上し、Al配線４間のリーク電流の低
減と、Al配線４とAl配線16との間にプラズマCVDによるS
iO2膜14を介しているためにAl配線４とAl配線16間の絶
縁性の向上が図れる。また、レジスト膜10,12による平
坦化工程とエッチング工程を組合わせることにより、平
坦な層間絶縁膜14を形成することができる。
るために以下の工程を行った。該基板上にレジスト膜を
塗布し所望の領域を露光してレジスト膜パターン（図示
せず）を得る。そして、基板をドライエッチング装置内
に設置し、基板温度を20℃に保ち、CHF3とO2の流量比が
10:1で、真空度が0.2Torrの状態でプラズマ生成し、レ
ジスト膜パターンをマスクにしてSiO2膜14をエッチング
レスルーホールを形成し、レジスト膜パターンを除去す
る。次に、基板をスパッタ装置内に設置し、Alターゲッ
トをスパッタして基板上に第２の導体としてのAl膜16を
１μｍ堆積する。次に基板上にレジスト膜を塗布し所望
の領域を露光してレジスト膜パターン（図示せず）を得
る。そして、基板をドライエッチング装置内に設置し、
SiCl4ガスでプラズマ生成し、レジスト膜パターンをマ
スクにしてAl膜16をエッチングして、第２の導体パター
ンとしてのAl配線16A,Bを形成する。その後レジスト膜
パターンを除去すると、第６図（Ｇ）に示すように、２
層Al配線構造が得られる。ここで、SiO2膜６を形成する
ことにより、Al配線４の１μｍ以下の間隙に埋込まれた
SiO2膜の絶縁性が向上し、Al配線４間のリーク電流の低
減と、Al配線４とAl配線16との間にプラズマCVDによるS
iO2膜14を介しているためにAl配線４とAl配線16間の絶
縁性の向上が図れる。また、レジスト膜10,12による平
坦化工程とエッチング工程を組合わせることにより、平
坦な層間絶縁膜14を形成することができる。
このようにして形成した２層Al配線構造について、２
層目Al配線の配線及び短絡試験を第７図に示す断面構成
と測定概略により行った。第７図において、熱酸化膜３
が形成されたSi基板２上に１層目のAl配線4A〜4Bが0.8
μｍの間隙で形成されており、その上に本実施例におけ
る上記製造工程によりSiO2膜6,8,14及び２層目のAl配線
16A〜16Bが形成されている。このような基板の前記２層
目のAl配線16Bの両端に電流源23により定電流（250μ
Ａ）を印加して電圧計24により電圧を測定し、断線の有
無を調べた。また、２層目のAl配線16Aと16Bに電源25に
より定電圧（5V）を印加して電流計26により電流を測定
し、短絡の有無も調べた。107個の測定素子を形成し、
その結果を第８図に示す。第８図（Ａ）は断線試験結果
を抵抗値で表わし、その基板内分布を示したものであ
り、断線は無かった。また、第８図（Ｂ）は短絡試験結
果を同様に示したものであり、３素子のみが低い抵抗値
を示したが、他は良好であった。本図より明らかなよう
に、本実施例の製造工程によれば、上層の配線16を形成
した際、断線や短絡が生じるのを防止する効果がある。
層目Al配線の配線及び短絡試験を第７図に示す断面構成
と測定概略により行った。第７図において、熱酸化膜３
が形成されたSi基板２上に１層目のAl配線4A〜4Bが0.8
μｍの間隙で形成されており、その上に本実施例におけ
る上記製造工程によりSiO2膜6,8,14及び２層目のAl配線
16A〜16Bが形成されている。このような基板の前記２層
目のAl配線16Bの両端に電流源23により定電流（250μ
Ａ）を印加して電圧計24により電圧を測定し、断線の有
無を調べた。また、２層目のAl配線16Aと16Bに電源25に
より定電圧（5V）を印加して電流計26により電流を測定
し、短絡の有無も調べた。107個の測定素子を形成し、
その結果を第８図に示す。第８図（Ａ）は断線試験結果
を抵抗値で表わし、その基板内分布を示したものであ
り、断線は無かった。また、第８図（Ｂ）は短絡試験結
果を同様に示したものであり、３素子のみが低い抵抗値
を示したが、他は良好であった。本図より明らかなよう
に、本実施例の製造工程によれば、上層の配線16を形成
した際、断線や短絡が生じるのを防止する効果がある。
なお、本実施例において、層間絶縁膜の形成方法とし
て実施例１の方法を用いて説明したが、実施例２〜６の
方法を用いて絶縁膜を形成しても同様の結果が得られ
た。また、SiH4とN2Oの混合ガスによるプラズマCVD法で
第３の絶縁膜を形成する代りに、実施例１と同様にTEOS
とO2の混合ガスによるプラズマCVD法で第３の絶縁膜を
形成しても同様の結果が得られた。
て実施例１の方法を用いて説明したが、実施例２〜６の
方法を用いて絶縁膜を形成しても同様の結果が得られ
た。また、SiH4とN2Oの混合ガスによるプラズマCVD法で
第３の絶縁膜を形成する代りに、実施例１と同様にTEOS
とO2の混合ガスによるプラズマCVD法で第３の絶縁膜を
形成しても同様の結果が得られた。
（実施例８） 第９図を用いて本発明による他の実施例の製造工程で
溝型素子分離の製造工程を示す。第９図（Ａ）で、素子
領域を島状に分離するほぼ垂直な側面を有する溝部5A〜
5Bの形成されたSi基板２に、光CVD法を用いて第１の絶
縁膜としてのSiO2膜６を0.1μｍ堆積し、しかる後に第
９図（Ｂ）のように、TEOSとO2の混合ガスによるプラズ
マCVD法で第２の絶縁膜とてのSiO2膜８を1.0μｍ堆積
し、前記溝部５を埋込む。次に、平坦化工程として以下
のような工程を行う。第９図（Ｃ）に示すように、該Si
O2膜８を堆積した後に該基板上に存在する凹部にレジス
ト膜パターン10を形成する。そして、第９図（Ｄ）に示
すように、該基板上にレジスト膜12を1.5μｍ程度の厚
さで塗布し、該基板表面を平坦化する。その後該レジス
ト膜12を1.3μｍエッチングし、次にレジスト膜12,10及
びSiO2膜6,8を同じ速度でエッチングして、第９図
（Ｅ）に示すように、前記溝部に前記SiO2膜６及び８を
埋込んで平坦化した素子分離構造が得られる。
溝型素子分離の製造工程を示す。第９図（Ａ）で、素子
領域を島状に分離するほぼ垂直な側面を有する溝部5A〜
5Bの形成されたSi基板２に、光CVD法を用いて第１の絶
縁膜としてのSiO2膜６を0.1μｍ堆積し、しかる後に第
９図（Ｂ）のように、TEOSとO2の混合ガスによるプラズ
マCVD法で第２の絶縁膜とてのSiO2膜８を1.0μｍ堆積
し、前記溝部５を埋込む。次に、平坦化工程として以下
のような工程を行う。第９図（Ｃ）に示すように、該Si
O2膜８を堆積した後に該基板上に存在する凹部にレジス
ト膜パターン10を形成する。そして、第９図（Ｄ）に示
すように、該基板上にレジスト膜12を1.5μｍ程度の厚
さで塗布し、該基板表面を平坦化する。その後該レジス
ト膜12を1.3μｍエッチングし、次にレジスト膜12,10及
びSiO2膜6,8を同じ速度でエッチングして、第９図
（Ｅ）に示すように、前記溝部に前記SiO2膜６及び８を
埋込んで平坦化した素子分離構造が得られる。
なお、本実施例において、素子分離絶縁膜の形成方法
として実施例１の方法を用いて説明したが、実施例２〜
６の方法を用いて絶縁膜を形成しても同様の結果が得ら
れた。但し、第１の絶縁膜としてのSiO2膜６の堆積には
下地にアルミ金属がないため、熱CVDを用いてもよい。
として実施例１の方法を用いて説明したが、実施例２〜
６の方法を用いて絶縁膜を形成しても同様の結果が得ら
れた。但し、第１の絶縁膜としてのSiO2膜６の堆積には
下地にアルミ金属がないため、熱CVDを用いてもよい。
発明の効果 以上述べてきたように本発明の半導体装置の製造方法
によれば、次のような効果が得られる。
によれば、次のような効果が得られる。
SiH4系ガスとO2やN2O等のガスの反応により得られ
る絶縁性の良いSiO2膜とTEOS等の有機オキシシラン系ガ
スを分解して得られる段差被覆性の良いSiO2膜を組合わ
せることによって、微細な凹部にSiO2膜を埋込むことが
できるとともに、その凹部に埋込まれたSiO2膜の絶縁性
が良好であり、リーク電流が低減できる。
る絶縁性の良いSiO2膜とTEOS等の有機オキシシラン系ガ
スを分解して得られる段差被覆性の良いSiO2膜を組合わ
せることによって、微細な凹部にSiO2膜を埋込むことが
できるとともに、その凹部に埋込まれたSiO2膜の絶縁性
が良好であり、リーク電流が低減できる。
レジスト膜パターンとレジスト膜により平坦化した
後エッチングすることによって基板表面を平坦にするこ
とができる。
後エッチングすることによって基板表面を平坦にするこ
とができる。
多層配線の層間絶縁膜の形成に適用すれば、上層の
配線の断線及び短絡が防止できる。また、多層配線を実
現することにより素子の高集積化が図れる。
配線の断線及び短絡が防止できる。また、多層配線を実
現することにより素子の高集積化が図れる。
有機オキシシランの熱分解反応による絶縁膜の堆積
工程とプラズマ分解反応による絶縁膜の堆積工程を組合
わせることによって、あるいはそれぞれの膜のエッチン
グ工程とも組合わせることによって、任意の寸法の凹部
に絶縁膜を埋込むことができる。
工程とプラズマ分解反応による絶縁膜の堆積工程を組合
わせることによって、あるいはそれぞれの膜のエッチン
グ工程とも組合わせることによって、任意の寸法の凹部
に絶縁膜を埋込むことができる。
第１の絶縁膜を光CVD法により堆積することによ
り、プラズマCVD法を用いた場合に比べ素子へのダメー
ジが低減できるとともに、第１の絶縁膜が有機オキシシ
ランと酸素のプラズマ分解反応時に、プラズマによる素
子へのダメージを防止するという効果も期待できる。ま
た、光CVD法によれば、低温CVD法の内でも最もち密なSi
O2膜が得られるので、リーク電流の低減には適してい
る。
り、プラズマCVD法を用いた場合に比べ素子へのダメー
ジが低減できるとともに、第１の絶縁膜が有機オキシシ
ランと酸素のプラズマ分解反応時に、プラズマによる素
子へのダメージを防止するという効果も期待できる。ま
た、光CVD法によれば、低温CVD法の内でも最もち密なSi
O2膜が得られるので、リーク電流の低減には適してい
る。
以上のように、本発明は微細な凹部に絶縁性の良い膜
を埋込むとともに、表面を平坦化することができ、素子
の高集積化並びに信頼性の向上に大きく寄与するもので
ある。
を埋込むとともに、表面を平坦化することができ、素子
の高集積化並びに信頼性の向上に大きく寄与するもので
ある。
第１図は本発明による半導体装置の製造方法の実施例１
〜４を説明するための工程断面図、第２図は本発明によ
る製造方法の実施例１〜４で製造した半導体装置の断面
構造とリーク電流の測定回路構成を示す説明図、第３図
は従来の方法で製造した半導体装置と本発明による方法
で製造した半導体装置のリーク電流の特性図、第４図は
本発明による半導体装置の製造方法の実施例５を説明す
るための工程断面図、第５図は本発明による半導体装置
の製造方法の実施例６を説明するための工程断面図、第
６図は本発明による半導体装置の製造方法の実施例７を
説明するための工程断面図、第７図は本発明による製造
方法の実施例７で製造した半導体装置の断面構造と第２
層配線の断線及び短絡試験の測定回路構成を示す説明
図、第８図は第２層配線の断線及び短絡試験結果の基板
内分布図、第９図は本発明による半導体装置の製造方法
の実施例８を説明するための工程断面図、第10図は従来
の製造方法を説明するための工程断面図である。 2,100……Si基板、３……SiO2膜、4,16,102……Al配
線、５……溝部、6,7,7a,7b,8,14,104……CVDSiO2膜、1
0,12……レジスト膜、21,25……電源、22,26……電流
計、23……電流源、24……電圧計。
〜４を説明するための工程断面図、第２図は本発明によ
る製造方法の実施例１〜４で製造した半導体装置の断面
構造とリーク電流の測定回路構成を示す説明図、第３図
は従来の方法で製造した半導体装置と本発明による方法
で製造した半導体装置のリーク電流の特性図、第４図は
本発明による半導体装置の製造方法の実施例５を説明す
るための工程断面図、第５図は本発明による半導体装置
の製造方法の実施例６を説明するための工程断面図、第
６図は本発明による半導体装置の製造方法の実施例７を
説明するための工程断面図、第７図は本発明による製造
方法の実施例７で製造した半導体装置の断面構造と第２
層配線の断線及び短絡試験の測定回路構成を示す説明
図、第８図は第２層配線の断線及び短絡試験結果の基板
内分布図、第９図は本発明による半導体装置の製造方法
の実施例８を説明するための工程断面図、第10図は従来
の製造方法を説明するための工程断面図である。 2,100……Si基板、３……SiO2膜、4,16,102……Al配
線、５……溝部、6,7,7a,7b,8,14,104……CVDSiO2膜、1
0,12……レジスト膜、21,25……電源、22,26……電流
計、23……電流源、24……電圧計。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 8418−4Ｍ Ｈ０１Ｌ 21/95 (56)参考文献 特開 昭63−123（ＪＰ，Ａ) 特開 昭61−228633（ＪＰ，Ａ) 特開 平１−91441（ＪＰ，Ａ) 特開 平１−50429（ＪＰ，Ａ) 特開 平１−48425（ＪＰ，Ａ) 特開 昭61−23344（ＪＰ，Ａ) 特開 昭61−284941（ＪＰ，Ａ) 特開 昭63−62238（ＪＰ，Ａ) 特開 昭１−39030（ＪＰ，Ａ) 特開 昭63−272054（ＪＰ，Ａ) 電子情報通信学会技術研究報告，88 〔96〕（1988）ｐ．５−10（ＳＤＭ88− 31) 半導体・集積回路技術シンポジウム講演 論文集32（1987）ｐ．117−122
Claims (5)
- 【請求項１】凹凸を有する半導体基板上にSiの水素化物
を含有するガスと酸素または酸素を含有する還元性ガス
を用いたプラズマCVD法により第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に有機オキシシランの分解
反応により第２の絶縁膜を形成して前記凹部を埋める工
程とを有する半導体装置の製造方法。 - 【請求項２】導体層からなる凹凸を有する半導体基板上
にSiの水素化物を含有するガスと酸素または酸素を含有
する還元性ガスを用いたプラズマCVD法により第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に有機オキ
シシランの分解反応により第２の絶縁膜を形成して前記
凹部を埋める工程とを有する半導体装置の製造方法。 - 【請求項３】第２の絶縁膜を形成して凹部を埋める工程
を、有機オキシシランとオゾンの熱分解反応、有機オキ
シシランと酸素のプラズマ生成によるプラズマ分解反
応、または前記熱分解反応と前記プラズマ分解反応のく
り返しによって行なうことを特徴とする特許請求の範囲
第１項または第２項に記載の半導体装置の製造方法。 - 【請求項４】第２の絶縁膜を形成する工程の後に、半導
体基板凸部上の第１及び第２の絶縁膜をエッチングする
工程を付加したことを特徴とする特許請求の範囲第１項
から第４項のうちのいずれかに記載の半導体装置の製造
方法。 - 【請求項５】第２の絶縁膜を形成する工程の後に、半導
体基板凸部上の第１及び第２の絶縁膜をエッチングする
工程と、Siの水素化物よりなるガスと酸素または酸素を
含有する還元性ガスを用いてプラズマ、光または熱で分
解するCVD法により第３の絶縁膜を堆積する工程付加し
たことを特徴とする特許請求の範囲第１項から第４項の
うちのいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011151A JPH0828362B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011151A JPH0828362B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185945A JPH01185945A (ja) | 1989-07-25 |
| JPH0828362B2 true JPH0828362B2 (ja) | 1996-03-21 |
Family
ID=11770019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011151A Expired - Lifetime JPH0828362B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828362B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258353A (ja) * | 1988-08-24 | 1990-02-27 | Mitsubishi Electric Corp | 半導体装置 |
| US5314845A (en) * | 1989-09-28 | 1994-05-24 | Applied Materials, Inc. | Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer |
| JPH03133131A (ja) * | 1989-10-18 | 1991-06-06 | Mitsubishi Electric Corp | 半導体装置 |
| JP3008957B2 (ja) * | 1990-02-05 | 2000-02-14 | 三菱電機株式会社 | 半導体装置とその製造方法 |
| JP2640174B2 (ja) * | 1990-10-30 | 1997-08-13 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2908200B2 (ja) * | 1993-11-02 | 1999-06-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2003124514A (ja) * | 2001-10-17 | 2003-04-25 | Sony Corp | 半導体発光素子及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691068B2 (ja) * | 1985-04-02 | 1994-11-14 | 株式会社日立製作所 | 薄膜形成方法 |
| JPS63123A (ja) * | 1986-06-19 | 1988-01-05 | Matsushita Electric Ind Co Ltd | 薄膜の形成方法 |
| JPH0616505B2 (ja) * | 1987-08-18 | 1994-03-02 | 株式会社半導体エネルギ−研究所 | 絶縁膜形成方法 |
| JPH077759B2 (ja) * | 1987-08-20 | 1995-01-30 | 株式会社半導体エネルギ−研究所 | 絶縁膜形成方法 |
-
1988
- 1988-01-21 JP JP63011151A patent/JPH0828362B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 半導体・集積回路技術シンポジウム講演論文集３２（１９８７）ｐ．１１７−１２２ |
| 電子情報通信学会技術研究報告，８８〔９６〕（１９８８）ｐ．５−１０（ＳＤＭ８８−３１） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185945A (ja) | 1989-07-25 |
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