KR0140736B1 - 반도체 소자의 절연 산화막 평탄화 방법 - Google Patents

반도체 소자의 절연 산화막 평탄화 방법

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Abstract

본 발명은 반도체 소자의 절연 산화막 평탄화 방법에 관한 것으로, 특히 다층금속배선 구조의 반도체 소자 제조에 있어서, 다결정 폴리실리콘 상부에 산화막 증착시 오존(O3), 티오스(Si(OC2H5)4), 보론(B), 인(P)을 반응시켜 보론(B)과 인(P)을 함유한 산화막을 형성한 후, 그 두께를 5000Å 이상으로 하고 열처리 공정을 실시하여 모든 폴리배선 사이에서 산화막의 평탄화 달성과 양질의 산화막 형성을 실현하는 반도체 소자의 절연 평탄화 방법에 관한 것이다.

Description

반도체 소자의 절연 산화막 평탄화 방법
제1a도 내지 제1c도는 본 발명의 반도체 소자의 절연 산화막 평탄화 방법에 따라 산화막을 평탄화한 상태를 도시한 도면.
* 도면의 주요 부분의 대한 부호의 명칭
1 : 기판 2 : 제 1 일반 산화막
3 : 폴리배선 4 : 제 2 산화막
5 : 보론(B), 인(P) 함유 산화막
본 발명은 반도체 소자의 절연 산화막 평탄화 방법에 관한 것으로, 특히 다층금속배선 구조의 반도체 소자 제조에 있어서, 폴리배선 상부에 산화막 증착시 오존(O3), 티오스(Si(OC2H5)4), 보론(B), 인(P)을 함유한 산화막을 형성한 후, 그 두께를 5000Å 이상으로 하고 열처리 공정을 실시하여 모든 폴리배선 사이에서 산화막을 평탄화 달성과 양질의 산화막 형성을 실현하는 반도체 소자의 절연 산화막 평탄화 방법에 관한 것이다.
일반적으로 다결정실리콘의 폴리배선 형성후, 그 상부에는 보론(B)과 인(P)이 함유된 산화막을 증착하는데, 산화막 증착후 열처리 공정을 진행한다 하더라도 폴리배선 사이의 거리가 긴 경우에는 산화막의 완전 평탄화가 달성되기 어려우며, 비평탄화의 산화막 구조일 경우, 후속 공정인 금속박막 증착 및 금속배선 형성시에 금속배선이 얇아지거나 식각시, 잔유 금속물질의 완전제거가 어려워진다. 특히, 다층배선구조의 반도체 소자 제조시 금속배선 하부의 산화막이 평탄화가 안될 경우에 연속하여 또는 제2,3,4 금속배선 등으로 적층구조로 될 수록 금속배선 형성이 대단히 어려워지는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 다층금속배선 구조의 반도체 소자 제조에 있어서, 금속배선 상부에 산화막 증착시 오존(O3), 티오스(Si(OC2H5)4), 보론(B), 인(P)을 반응시켜 보론(B), 인(P)을 함유한 산화막을 형성한 후, 그 두께를 5000Å 이상으로 하고 열처리 공정을 실시하여 모든 폴리배선 사이에서 산화막의 평탄화 달성과 양질의 산화막 형성을 실현하는 반도체 소자의 절연 산화막 평탄화 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 특징은 실리콘 기판 상부에 제 1 일반 산화막을 증착하는 단계와,
상기 제 1 일반 산화막 상부에 폴리배선으로 사용될 다결정 실리콘 박막층을 형성하는 단계와,
전체 구조 산부에 감광막을 증착하고 폴리배선 형성을 위한 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 이용하여 하부의 다결정 실리콘층을 식각하여 폴리배선을 형성하는 단계와,
전체구조 상부에 보론(B), 인(P)을 함유한 산화막을 증착하는 단계와,
상기 산화막을 열처리한 후 평탄화하는 단계를 포함하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 대한 설명을 상술하기로 한다.
제1a도 내지 제1c도는 본 발명의 반도체 소자의 절연 산화막 평탄화 방법에 따라 산화막을 평탄화한 상태를 도시한 도면이다.
본 발명의 반도체 소자의 절연 산화막 평탄화 방법은 먼저, 실리콘기판(1) 상부에 제 1 일반 산화막(2)을 증착하고, 폴리배선(3)으로 사용될 금속박막층, 예컨데 다결정 실리콘 박막층을 형성한 후 전체 상부에 감광막을 증착하고 폴리배선 형성을 위한 감광막 패턴을 형성한 후, 식각공정을 거쳐 폴리배선(3)을 형성한다.
여기서, 감광막 패턴은 도시하지 않았다.
다음, 상기 제 1 폴리배선(3) 상부에 제 2 일반 산화막(4)을 증착하여 산화막층을 형성한다. 이 때, 상기 제 2 일반 산화막(4)층은 반도체 소자에 따라 생략할 수도 있다.
다음에, 상기 전체구조 상부에 보론과 인을 함유한 제 2 산화막(5)을 5000Å 이상의 두께로 증착한다.
이때, 상기 보론과 인을 함유한 제 2 산화막(5)의 증착시 오존(O3), 티오스(Si(OC2H5)4), 보론(B) 형성용 소오스인 TMB(B(OCH3)3) 또는 TEB((B(OC2H5)3)를 사용하고, 여기에 인(P) 형성용 소오스인 TMP(P(OCH3)3) 또는 TMOP(PO(OCH3)3)를 첨가하여 형성한다.
오존(O3)의 농도는 100 내지 200g/m3의 범위로 하고, 티오스 유량과 보론, 인의 유량은 각각 2 내지 5 slm 사이가 유지되도록 한다.
증착온도는 브론, 인 함유 산화막의 특성을 결정하는 주요한 요인 중의 하나인데, 대략 380℃에서 450℃ 사이가 유지되도록 하며 증착시 압력은 600Torr 이상으로 한다.
또한 상기 보론, 인 함유 산화막의 증착두께는 반도체 소자의 종류마다 차이가 날 수 있으나 최소한 열처리 후, 완전 평탄화가 가능한 두께로 증착한다.
제1c도는 상기 보론, 인 함유 산화막 증착후 열처리를 함에 있어서, 특히 퍼니스형 로에서 800℃이상의 온도에서 10분 이상가열하여 보론과 인의 확산에 의한 보론, 인 함유 산화막(5)의 평탄화를 실현할 경우를 도시한 도면이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 절연산화막 평탄화 방법은 폴리상부의 산화막 증착시, 보론과 인을 함유하는 산화막의 완전한 평탄화를 실현하여 산화막의 평탄화에 의해 그 상부에 형성되는 금속배선 형성시 발생가능한 문제점 즉, 층덮힘의 문제, 식각시 잔유금속물질의 완전제거 미비등의 문제점을 근본적으로 해결할 수 있다.

Claims (9)

  1. 실리콘 기판 상부에 제 1 일반 산화막을 증착하는 단계와, 상기 제 1 일반 산화막 상부에 폴리배선으로 사용될 다결정 실리콘 박막층을 형성하는 단계와, 전체 구조 상부에 감광막을 증착하고 폴리배선 형성을 위한 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 하부의 다결정 실리콘층을 식각하여 폴리배선을 형성하는 단계와, 전체구조 상부에 보론(B)과 인(P)을 함유한 산화막을 증착하는 단계와, 상기 산화막을 열처리한 후 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
  2. 제1항에 있어서, 상기 보론(B)과 인(P)을 함유한 산화막 증착두께는 5000Å이상인 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
  3. 제1항에 있어서, 상기 보론(B)과 인(P)을 함유한 산화막 증착시 사용하는 가스는 오존, 티오스, TMB(B(OCH3)3) 또는 TEB((B(OC2H5)3), TMP(P(OCH3)3) 또는 TMOP(PO(OCH3)3)의 화합물인 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
  4. 제3항에 있어서, 상기 오존의 농도는 100 내지 200 g/m3 의 범위인 것을 특징으로하는 반도체 소자의 절연 산화막 평탄화 방법
  5. 제1항에 있어서, 상기 보론(B)과 인(P)을 함유한 산화막 증착시 증착온도느 380℃ 내지 450℃ 의 범위인 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
  6. 제1항에 있어서, 상기 보론(B)과 인(P)을 함유한 산화막 증착시 압력은 600Torr 이상인 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
  7. 제1항에 있어서, 상기 보론(B)과 인(P)을 함유한 산화막 열처리시, 보론과 인의 확산에 의한 산화막의 평탄화가 실현되도록 한 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
  8. 제7항에 있어서, 상기 보론(B)과 인(P)을 함유한 산화막 열처리시, 800℃ 이상의 온도에서 10분 이상 가열하는 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
  9. 제7항 또는 제8항에 있어서, 상기 보론(B)과 인(P)을 함유한 산화막 열처리는 퍼니스형 로에서 실시되는 것을 특징으로 하는 반도체 소자의 절연 산화막 평탄화 방법
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