JP3097630B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、大面積配線を有する半導体装置におけ
る層間膜平坦化方法を改良する技術に関するものであ
る。
法に関し、特に、大面積配線を有する半導体装置におけ
る層間膜平坦化方法を改良する技術に関するものであ
る。
【０００２】
【従来の技術】半導体の微細化・高集積化に伴って配線
層数が増加し、層間絶縁膜の平坦化が重要度を増してい
る。層間絶縁膜の平坦化手法としては、ＣＭＰ技術が最
も有望とされている。ＣＭＰによる平坦化の原理は図３
（ａ）に示すように研磨中に層間絶縁膜１の凸部１ａと
凹部１ｂに加わる研磨パッド４の圧力の差による研磨レ
ートの選択性を利用したものである。
層数が増加し、層間絶縁膜の平坦化が重要度を増してい
る。層間絶縁膜の平坦化手法としては、ＣＭＰ技術が最
も有望とされている。ＣＭＰによる平坦化の原理は図３
（ａ）に示すように研磨中に層間絶縁膜１の凸部１ａと
凹部１ｂに加わる研磨パッド４の圧力の差による研磨レ
ートの選択性を利用したものである。
【０００３】研磨パッド４が完全剛体であれば研磨後の
完全平坦化が可能であるが、研磨レートのウェハー面内
バラツキの低減や研磨傷の防止の目的で弾力性のあるポ
リウレタン等の研磨パッド４が使用されるため、研磨パ
ッド４にたわみが発生してしまう。小さい（細い）凸部
では大きな圧力がかなり研磨レートが大きくなるが、ミ
リメートルオーダーの大面積凸部は圧力が分散して研磨
レートが小さくなる。よって、凸部の大小の差で研磨レ
ートに差が生じ、研磨後にパターン依存によるミリメー
トルオーダーの凹凸（膜厚バラツキ）が生じてしまうこ
とがある。
完全平坦化が可能であるが、研磨レートのウェハー面内
バラツキの低減や研磨傷の防止の目的で弾力性のあるポ
リウレタン等の研磨パッド４が使用されるため、研磨パ
ッド４にたわみが発生してしまう。小さい（細い）凸部
では大きな圧力がかなり研磨レートが大きくなるが、ミ
リメートルオーダーの大面積凸部は圧力が分散して研磨
レートが小さくなる。よって、凸部の大小の差で研磨レ
ートに差が生じ、研磨後にパターン依存によるミリメー
トルオーダーの凹凸（膜厚バラツキ）が生じてしまうこ
とがある。
【０００４】
【発明が解決しようとする課題】従来技術で述べたよう
に、現在のＣＭＰ技術は小さい（細い）凹凸の平坦化は
容易であるが、ミリメートルオーダーの大面積の凹凸が
ある場合は研磨パッドのたわみにより研磨後の層間絶縁
膜膜厚が、大面積凸部で厚く、小面積凸部で薄くなると
いう問題点がある。
に、現在のＣＭＰ技術は小さい（細い）凹凸の平坦化は
容易であるが、ミリメートルオーダーの大面積の凹凸が
ある場合は研磨パッドのたわみにより研磨後の層間絶縁
膜膜厚が、大面積凸部で厚く、小面積凸部で薄くなると
いう問題点がある。
【０００５】具体的には層間絶縁膜の研磨前の凹凸高さ
が１μｍで、３ｍｍ□の大面積凸部がある場合、ＣＭＰ
研磨時間を増やしても最大４５０ｎｍもの層間膜厚バラ
ツキが残存する。この層間絶縁膜の膜厚バラツキは、後
工程のｖｉａ開口のエッチングマージンを減少させ、フ
ォトリソグラフィ技術を用いたパターンニングの際の焦
点深度マージンを減少させることとなり、半導体装置の
微細化の妨げとなる。
が１μｍで、３ｍｍ□の大面積凸部がある場合、ＣＭＰ
研磨時間を増やしても最大４５０ｎｍもの層間膜厚バラ
ツキが残存する。この層間絶縁膜の膜厚バラツキは、後
工程のｖｉａ開口のエッチングマージンを減少させ、フ
ォトリソグラフィ技術を用いたパターンニングの際の焦
点深度マージンを減少させることとなり、半導体装置の
微細化の妨げとなる。
【０００６】また、大面積凸部は研磨レートが相対的に
小さくなってしまうため、平坦化に必要な研磨時間を研
磨レート低下分だけ増加させなくてはならないといった
問題もある。具体的に、研磨前の層間絶縁膜の凹凸高さ
（図１（ａ）のｈが１μｍの場合では、凹凸の粗密が無
い場合には約３分の研磨時間で済むが、３ｍｍ□の大面
積凸パターンがある場合は平坦化完了まで約６分の研磨
時間を要する。
小さくなってしまうため、平坦化に必要な研磨時間を研
磨レート低下分だけ増加させなくてはならないといった
問題もある。具体的に、研磨前の層間絶縁膜の凹凸高さ
（図１（ａ）のｈが１μｍの場合では、凹凸の粗密が無
い場合には約３分の研磨時間で済むが、３ｍｍ□の大面
積凸パターンがある場合は平坦化完了まで約６分の研磨
時間を要する。
【０００７】本発明の目的は、層間絶縁膜の平坦化にお
いて、少ない研磨量で、凹凸の粗密、大きさに依存せ
ず、研磨後の層間絶縁膜の膜厚バラツキを大幅に低減さ
せることのできる半導体装置の製造方法を提供すること
にある。
いて、少ない研磨量で、凹凸の粗密、大きさに依存せ
ず、研磨後の層間絶縁膜の膜厚バラツキを大幅に低減さ
せることのできる半導体装置の製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、配線上に層
間絶縁膜を形成する工程と、前記層間絶縁膜に対してエ
ッチング選択性のあるマスク膜を前記層間絶縁膜の表面
に形成する工程と、前記層間絶縁膜のうち、凸となって
いる部分のマスク膜を第１のＣＭＰで選択的に除去する
工程と、前記選択除去後のマスク膜をマスクとして前記
層間絶縁膜のうち、凸部をドライエッチングにより除去
する工程と、前記マスク膜を除去する工程と、第２のＣ
ＭＰで前記層間絶縁膜を平坦化する工程とを有するもの
である。
め、本発明に係る半導体装置の製造方法は、配線上に層
間絶縁膜を形成する工程と、前記層間絶縁膜に対してエ
ッチング選択性のあるマスク膜を前記層間絶縁膜の表面
に形成する工程と、前記層間絶縁膜のうち、凸となって
いる部分のマスク膜を第１のＣＭＰで選択的に除去する
工程と、前記選択除去後のマスク膜をマスクとして前記
層間絶縁膜のうち、凸部をドライエッチングにより除去
する工程と、前記マスク膜を除去する工程と、第２のＣ
ＭＰで前記層間絶縁膜を平坦化する工程とを有するもの
である。
【０００９】
【００１０】また本発明に係る半導体装置の製造方法
は、配線上に層間絶縁膜を形成する工程と、前記層間絶
縁膜に対してエッチング選択性のあるマスク膜を前記層
間絶縁膜の表面に形成する工程と、前記層間絶縁膜のう
ち、凸となっている部分のマスク膜を第１のＣＭＰで選
択的に除去する工程と、前記選択除去後のマスク膜をマ
スクとして前記層間絶縁膜のうち、凸部をドライエッチ
ングにより除去する工程と、第２のＣＭＰで前記マスク
膜を除去しつつ、前記層間絶縁膜とマスク膜とを平坦化
する工程とを有するものである。
は、配線上に層間絶縁膜を形成する工程と、前記層間絶
縁膜に対してエッチング選択性のあるマスク膜を前記層
間絶縁膜の表面に形成する工程と、前記層間絶縁膜のう
ち、凸となっている部分のマスク膜を第１のＣＭＰで選
択的に除去する工程と、前記選択除去後のマスク膜をマ
スクとして前記層間絶縁膜のうち、凸部をドライエッチ
ングにより除去する工程と、第２のＣＭＰで前記マスク
膜を除去しつつ、前記層間絶縁膜とマスク膜とを平坦化
する工程とを有するものである。
【００１１】また前記エッチング選択性のあるマスク膜
を前記層間絶縁膜の全面に形成する。また前記マスク膜
が、ＳｉＮまたはＳｉＯＮ膜，ＴｉＮ膜，アルミまたは
アルミ合金，タングステンのいずれかである。また前記
層間絶縁膜がバイアススパッタ酸化膜である。
を前記層間絶縁膜の全面に形成する。また前記マスク膜
が、ＳｉＮまたはＳｉＯＮ膜，ＴｉＮ膜，アルミまたは
アルミ合金，タングステンのいずれかである。また前記
層間絶縁膜がバイアススパッタ酸化膜である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１３】（実施形態１）図１は、本発明の実施形態
１を工程順に示す断面図である。
１を工程順に示す断面図である。
【００１４】図１（ａ）に示すように、配線２上に層間
絶縁膜１を形成したあと、層間絶縁膜１に対しエッチン
グ選択性のあるマスク膜３を全面に形成する。
絶縁膜１を形成したあと、層間絶縁膜１に対しエッチン
グ選択性のあるマスク膜３を全面に形成する。
【００１５】次に図１（ｂ）に示すように、層間絶縁膜
１の凸部１ａのみが露出するまでマスク膜３をＣＭＰ研
磨する。次に、マスク膜３をマスクとして、ドライエッ
チング技術により、層間絶縁膜１をエッチングする（図
１（ｃ））。次に、マスク膜３を等方性エッチング技術
により選択的に除去する（図１（ｄ））。続いて、第２
のＣＭＰ研磨により、配線２の部分と大面積部分との層
間絶縁膜１を平坦化する（図１（ｅ））。
１の凸部１ａのみが露出するまでマスク膜３をＣＭＰ研
磨する。次に、マスク膜３をマスクとして、ドライエッ
チング技術により、層間絶縁膜１をエッチングする（図
１（ｃ））。次に、マスク膜３を等方性エッチング技術
により選択的に除去する（図１（ｄ））。続いて、第２
のＣＭＰ研磨により、配線２の部分と大面積部分との層
間絶縁膜１を平坦化する（図１（ｅ））。
【００１６】本発明での実施形態１では、ＣＭＰ技術の
特徴である凸部から研磨されることを利用してセルフア
ラインで層間絶縁膜の凹部のみにマスク膜をパターンニ
ングし、マスク膜をマスクとしてドライエッチング技術
によって大面積の凸部を除去してから第２のＣＭＰによ
り平坦化を終了する。大面積の凸部を除去した後に鋭角
の突起部が残るが（図１（ｃ））、この突起部は細い凸
部となることから研磨レートは大きく、研磨時間の増大
原因にならない。この製造方法により、従来技術と比し
て研磨工程数は１層間あたり１工程から２工程に増える
が、合計研磨量は減少して効率が向上し、その上、研磨
後の膜厚バラツキの少ない層間絶縁膜の平坦化が可能に
なる。
特徴である凸部から研磨されることを利用してセルフア
ラインで層間絶縁膜の凹部のみにマスク膜をパターンニ
ングし、マスク膜をマスクとしてドライエッチング技術
によって大面積の凸部を除去してから第２のＣＭＰによ
り平坦化を終了する。大面積の凸部を除去した後に鋭角
の突起部が残るが（図１（ｃ））、この突起部は細い凸
部となることから研磨レートは大きく、研磨時間の増大
原因にならない。この製造方法により、従来技術と比し
て研磨工程数は１層間あたり１工程から２工程に増える
が、合計研磨量は減少して効率が向上し、その上、研磨
後の膜厚バラツキの少ない層間絶縁膜の平坦化が可能に
なる。
【００１７】（実施形態２）図２は、本発明の実施形態
２を工程順に示す断面図である。図２（ａ）に示すよう
に、配線２上に層間絶縁膜１を形成したあと、層間絶縁
膜１に対しエッチング選択性が有り且つＣＭＰ研磨にお
いて研磨レート差の小さいマスク膜３を全面に形成す
る。
２を工程順に示す断面図である。図２（ａ）に示すよう
に、配線２上に層間絶縁膜１を形成したあと、層間絶縁
膜１に対しエッチング選択性が有り且つＣＭＰ研磨にお
いて研磨レート差の小さいマスク膜３を全面に形成す
る。
【００１８】次に、層間絶縁膜１の凸部１ａのみが露出
するまでマスク膜３をＣＭＰ研磨する（図２（ｂ））。
次に、マスク膜３をマスクとして、ドライエッチング技
術により、層間絶縁膜１をエッチングする（図２
（ｃ））。続いて、第２のＣＭＰ研磨により層間絶縁膜
１及びマスク膜３を平坦化する（図２（ｄ））。この製
造方法により、従来技術と比して、研磨工程数は１層間
あたり１工程から２工程に増えるが、合計研磨量は減少
して効率が向上し、その上、研磨後の膜厚バラツキの少
ない層間絶縁膜の平坦化が可能になる。この実施形態２
では、マスク膜除去を第２のＣＭＰ研磨にて同時に行う
ため、実施形態１と比して工程数の削減が可能になる。
するまでマスク膜３をＣＭＰ研磨する（図２（ｂ））。
次に、マスク膜３をマスクとして、ドライエッチング技
術により、層間絶縁膜１をエッチングする（図２
（ｃ））。続いて、第２のＣＭＰ研磨により層間絶縁膜
１及びマスク膜３を平坦化する（図２（ｄ））。この製
造方法により、従来技術と比して、研磨工程数は１層間
あたり１工程から２工程に増えるが、合計研磨量は減少
して効率が向上し、その上、研磨後の膜厚バラツキの少
ない層間絶縁膜の平坦化が可能になる。この実施形態２
では、マスク膜除去を第２のＣＭＰ研磨にて同時に行う
ため、実施形態１と比して工程数の削減が可能になる。
【００１９】次に本発明の実施形態１の具体例を実施例
１として図１を用いて詳細に説明する。まず、層間絶縁
膜として、プラズマ酸化膜１を１．６μｍ成長する。こ
の実施例では説明上、Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌ
ａｓｍａ源を用いたバイアススパッタ酸化膜を用いた場
合を図示したが、通常のプラズマ酸化膜を用いても良
い。次に、プラズマ酸化膜１に対しエッチング選択性の
あるマスク膜としてＳｉＯＮ膜３を全面に１５０ｎｍ形
成する。この際、 『マスク膜厚』≧『層間絶縁膜形成後の凹凸の高さ（図
１（ａ）のｈ）』／『エッチング選択比』 （『エッチング選択比』＝『層間絶縁膜ドライエッチン
グレート』／『マスク膜ドライエッチングレート』） とする。この実施例はエッチング選択比５以上、凹凸の
高さ８００ｎｍである。マスク膜３にＴｉＮ膜を使用す
る場合、エッチング選択比は２０以上であるので、マス
クＴｉＮ膜は８０ｎｍ形成する（図１（ａ））。
１として図１を用いて詳細に説明する。まず、層間絶縁
膜として、プラズマ酸化膜１を１．６μｍ成長する。こ
の実施例では説明上、Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌ
ａｓｍａ源を用いたバイアススパッタ酸化膜を用いた場
合を図示したが、通常のプラズマ酸化膜を用いても良
い。次に、プラズマ酸化膜１に対しエッチング選択性の
あるマスク膜としてＳｉＯＮ膜３を全面に１５０ｎｍ形
成する。この際、 『マスク膜厚』≧『層間絶縁膜形成後の凹凸の高さ（図
１（ａ）のｈ）』／『エッチング選択比』 （『エッチング選択比』＝『層間絶縁膜ドライエッチン
グレート』／『マスク膜ドライエッチングレート』） とする。この実施例はエッチング選択比５以上、凹凸の
高さ８００ｎｍである。マスク膜３にＴｉＮ膜を使用す
る場合、エッチング選択比は２０以上であるので、マス
クＴｉＮ膜は８０ｎｍ形成する（図１（ａ））。
【００２０】次に、第１のＣＭＰ研磨を行い、凸部上の
マスクＳｉＯＮ膜（またはＴｉＮ膜など）３のみを層間
絶縁膜１が露出するまで選択的に研磨する（図１
（ｂ））。マスク膜の研磨は、その膜に適した研磨条件
で行う。たとえばＴｉＮ膜の場合は、アルミナ系スラリ
ーを用いて研磨する。次に、マスク膜（ＳｉＯＮまたは
ＴｉＮなど）３をマスクとして層間絶縁膜１をドライエ
ッチング技術によりエッチングする。エッチングは層間
絶縁膜１の形成直後の凹凸の高さ（図１（ａ）のｈ）と
同量とする（図１（ｃ））。
マスクＳｉＯＮ膜（またはＴｉＮ膜など）３のみを層間
絶縁膜１が露出するまで選択的に研磨する（図１
（ｂ））。マスク膜の研磨は、その膜に適した研磨条件
で行う。たとえばＴｉＮ膜の場合は、アルミナ系スラリ
ーを用いて研磨する。次に、マスク膜（ＳｉＯＮまたは
ＴｉＮなど）３をマスクとして層間絶縁膜１をドライエ
ッチング技術によりエッチングする。エッチングは層間
絶縁膜１の形成直後の凹凸の高さ（図１（ａ）のｈ）と
同量とする（図１（ｃ））。
【００２１】次に、等方性エッチング技術により、マス
ク膜３を選択的に除去する（図１（ｄ））。続いて、第
２のＣＭＰ研磨を１分３０秒行い層間絶縁膜１の平坦化
を完了する。
ク膜３を選択的に除去する（図１（ｄ））。続いて、第
２のＣＭＰ研磨を１分３０秒行い層間絶縁膜１の平坦化
を完了する。
【００２２】（実施例２）次に本発明の実施形態２の具
体例を実施例２として図２を用いて詳細に説明する。ま
ず、層間絶縁膜として、プラズマ酸化膜１を１．６μｍ
成長する。この実施例では説明上、Ｈｉｇｈ ｄｅｎｓ
ｉｔｙ ｐｌａｓｍａ源を用いたバイアススパッタ酸化
膜を用いた場合を図示して説明するが、通常のプラズマ
酸化膜を用いても良い。次に、プラズマ酸化膜に対しエ
ッチング選択性があり、且つ、ＣＭＰ研磨レート差が小
さいマスク膜としてＳｉＯＮ膜３を全面に１５０ｎｍ形
成する。この際、 『マスク膜厚』≧『層間絶縁膜形成後の凹凸の高さ』／
『エッチング選択比』 （『エッチング選択比』＝『層間絶縁膜ドライエッチン
グレート』／『マスク膜ドライエッチングレート』） とする。この実施例はエッチング選択比５以上、凹凸の
高さ８００ｎｍである（図２（ａ））。
体例を実施例２として図２を用いて詳細に説明する。ま
ず、層間絶縁膜として、プラズマ酸化膜１を１．６μｍ
成長する。この実施例では説明上、Ｈｉｇｈ ｄｅｎｓ
ｉｔｙ ｐｌａｓｍａ源を用いたバイアススパッタ酸化
膜を用いた場合を図示して説明するが、通常のプラズマ
酸化膜を用いても良い。次に、プラズマ酸化膜に対しエ
ッチング選択性があり、且つ、ＣＭＰ研磨レート差が小
さいマスク膜としてＳｉＯＮ膜３を全面に１５０ｎｍ形
成する。この際、 『マスク膜厚』≧『層間絶縁膜形成後の凹凸の高さ』／
『エッチング選択比』 （『エッチング選択比』＝『層間絶縁膜ドライエッチン
グレート』／『マスク膜ドライエッチングレート』） とする。この実施例はエッチング選択比５以上、凹凸の
高さ８００ｎｍである（図２（ａ））。
【００２３】次に、第１のＣＭＰ研磨を行い、凸部上の
マスクＳｉＯＮ膜３のみを層間絶縁膜１が露出するまで
選択的に研磨する（図２（ｂ））。マスク膜の研磨は、
その膜に適した研磨条件で行う。次に、マスク膜（Ｓｉ
ＯＮ）３をマスクとして層間絶縁膜１をドライエッチン
グ技術によりエッチングする。エッチングは、層間絶縁
膜１の形成直後の凹凸の高さと同量とする。しかし、次
工程の第２のＣＭＰにおいて 『マスク膜研磨レート』＜『層間絶縁膜研磨レート』 の関係であればエッチング量は凹凸の高さｈより少なく
し、 『マスク膜研磨レート』＞『層間絶縁膜研磨レート』 の関係であればエッチングは凹凸の高さｈより多くす
る。
マスクＳｉＯＮ膜３のみを層間絶縁膜１が露出するまで
選択的に研磨する（図２（ｂ））。マスク膜の研磨は、
その膜に適した研磨条件で行う。次に、マスク膜（Ｓｉ
ＯＮ）３をマスクとして層間絶縁膜１をドライエッチン
グ技術によりエッチングする。エッチングは、層間絶縁
膜１の形成直後の凹凸の高さと同量とする。しかし、次
工程の第２のＣＭＰにおいて 『マスク膜研磨レート』＜『層間絶縁膜研磨レート』 の関係であればエッチング量は凹凸の高さｈより少なく
し、 『マスク膜研磨レート』＞『層間絶縁膜研磨レート』 の関係であればエッチングは凹凸の高さｈより多くす
る。
【００２４】この実施例では前者の関係にある場合の工
程断面図を示してある（図２（ｃ））。続いて、第２の
ＣＭＰ研磨を１分３０秒行い層間絶縁膜１の平坦化を完
了する。
程断面図を示してある（図２（ｃ））。続いて、第２の
ＣＭＰ研磨を１分３０秒行い層間絶縁膜１の平坦化を完
了する。
【００２５】
【発明の効果】以上説明したように本発明によれば、第
１のＣＭＰ研磨によりセルフアラインでマスク膜をパタ
ーンニングし、ドライエッチングにより大面積凸部を選
択的に除去してから第２のＣＭＰで層間絶縁膜を平坦化
する方法であり、少ない研磨時間で、パターン依存性の
無い層間絶縁膜の平坦化を行うことができる。
１のＣＭＰ研磨によりセルフアラインでマスク膜をパタ
ーンニングし、ドライエッチングにより大面積凸部を選
択的に除去してから第２のＣＭＰで層間絶縁膜を平坦化
する方法であり、少ない研磨時間で、パターン依存性の
無い層間絶縁膜の平坦化を行うことができる。
【００２６】さらに、研磨時間を短縮することにより、
設備投資の節減、開発ＴＡＴの短縮を図ることができ
る。また、研磨後の層間絶縁膜の膜厚バラツキを大幅に
低減することができることから、集積回路の高集積化に
寄与することができる。
設備投資の節減、開発ＴＡＴの短縮を図ることができ
る。また、研磨後の層間絶縁膜の膜厚バラツキを大幅に
低減することができることから、集積回路の高集積化に
寄与することができる。
【図１】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図２】本発明の実施形態２を工程順に示す断面図であ
る。
る。
【図３】従来例を工程順に示す断面図である。
１ 層間絶縁膜 ２ 配線 ３ マスク膜 ｈ 層間絶縁膜形成後の凹凸の高さ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/768 H01L 21/304 H01L 21/31
Claims (5)
- 【請求項１】 配線上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に対してエッチング選択性のあるマスク
膜を前記層間絶縁膜の表面に形成する工程と、 前記層間絶縁膜のうち、凸となっている部分のマスク膜
を第１のＣＭＰで選択的に除去する工程と、 前記選択除去後のマスク膜をマスクとして前記層間絶縁
膜のうち、凸部をドライエッチングにより除去する工程
と、 前記マスク膜を除去する工程と、 第２のＣＭＰで前記層間絶縁膜を平坦化する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 配線上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に対してエッチング選択性のあるマスク
膜を前記層間絶縁膜の表面に形成する工程と、 前記層間絶縁膜のうち、凸となっている部分のマスク膜
を第１のＣＭＰで選択的に除去する工程と、 前記選択除去後のマスク膜をマスクとして前記層間絶縁
膜のうち、凸部をドライエッチングにより除去する工程
と、 第２のＣＭＰで前記マスク膜を除去しつつ、前記層間絶
縁膜とマスク膜とを平坦化する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項３】 前記エッチング選択性のあるマスク膜を
前記層間絶縁膜の全面に形成することを特徴とする請求
項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記マスク膜が、ＳｉＮまたはＳｉＯＮ
膜，ＴｉＮ膜，アルミまたはアルミ合金，タングステン
のいずれかであることを特徴とする請求項１，２又は３
に記載の半導体装置の製造方法。 - 【請求項５】 前記層間絶縁膜がバイアススパッタ酸化
膜であることを特徴とする請求項１，２又は３に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09312186A JP3097630B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09312186A JP3097630B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145140A JPH11145140A (ja) | 1999-05-28 |
| JP3097630B2 true JP3097630B2 (ja) | 2000-10-10 |
Family
ID=18026261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09312186A Expired - Fee Related JP3097630B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097630B2 (ja) |
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-
1997
- 1997-11-13 JP JP09312186A patent/JP3097630B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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