JPH0621054A - 平坦化された多結晶シリコンゲートを備えた集積回路の製造方法 - Google Patents
平坦化された多結晶シリコンゲートを備えた集積回路の製造方法Info
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- JPH0621054A JPH0621054A JP5100879A JP10087993A JPH0621054A JP H0621054 A JPH0621054 A JP H0621054A JP 5100879 A JP5100879 A JP 5100879A JP 10087993 A JP10087993 A JP 10087993A JP H0621054 A JPH0621054 A JP H0621054A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【構成】 フィールド酸化膜(12)上に堆積された多結晶
シリコン層(20,22)を平坦化することにより、部分的に
製造された半導体デバイス表面上に半導体デバイスを形
成する方法である。平坦化は、アクティブ領域とフィー
ルド酸化膜の縁部にある高さの変動に由来する、多結晶
シリコン層の表面上の段差を取り除く。平坦化された多
結晶シリコンは、ゲート、ソース及びドレーン接点、相
互接続及びその他のデバイス及び回路素子を形成するた
めに用いられる後続のホトリソグラフィパターン形成工
程のために、平坦な表面を提供する。 【効果】 パターン形成を行う場合に平坦な多結晶シリ
コン表面が得られ、ライン幅に関する許容誤差が改善さ
れる。
シリコン層(20,22)を平坦化することにより、部分的に
製造された半導体デバイス表面上に半導体デバイスを形
成する方法である。平坦化は、アクティブ領域とフィー
ルド酸化膜の縁部にある高さの変動に由来する、多結晶
シリコン層の表面上の段差を取り除く。平坦化された多
結晶シリコンは、ゲート、ソース及びドレーン接点、相
互接続及びその他のデバイス及び回路素子を形成するた
めに用いられる後続のホトリソグラフィパターン形成工
程のために、平坦な表面を提供する。 【効果】 パターン形成を行う場合に平坦な多結晶シリ
コン表面が得られ、ライン幅に関する許容誤差が改善さ
れる。
Description
【０００１】
【産業上の利用分野】本出願は、本出願人に譲渡された
米国特許出願第07/880,880号及び第07/874,675号（代理
人書類番号第8332-295号及び8332-296号）に関するもの
であり、これらの出願の内容は、ここで参照することに
より本明細書中に取り込むものとする。これらの出願
は、本発明の平坦構造製造方法に関する方法を記載して
いる。
米国特許出願第07/880,880号及び第07/874,675号（代理
人書類番号第8332-295号及び8332-296号）に関するもの
であり、これらの出願の内容は、ここで参照することに
より本明細書中に取り込むものとする。これらの出願
は、本発明の平坦構造製造方法に関する方法を記載して
いる。
【０００２】本発明は半導体デバイス及び半導体デバイ
スの製造方法の分野に関するものであり、特にこれらの
方法により製造されるＭＯＳ及びバイポーラデバイスの
分野に関する。より詳しくは、本発明はＭＯＳ及びバイ
ポーラデバイスの製造に際して形成される多結晶シリコ
ン層を平坦化する方法の分野に関する。
スの製造方法の分野に関するものであり、特にこれらの
方法により製造されるＭＯＳ及びバイポーラデバイスの
分野に関する。より詳しくは、本発明はＭＯＳ及びバイ
ポーラデバイスの製造に際して形成される多結晶シリコ
ン層を平坦化する方法の分野に関する。
【０００３】
【従来の技術】集積回路は、相互に電気的に分離された
ＭＯＳ、バイポーラ又はＢｉＣＭＯＳトランジスタとい
った個々のデバイスを含んでいる。分離は多くの場合、
デバイスの間の領域において数百ナノメートルの厚みの
フィールド（又は絶縁）酸化膜を成長されることにより
達成される。フィールド酸化膜を形成する一つの技術は
本出願人に譲渡された米国特許第3,648,125号（Peltze
r）に記載されており、その内容は全ての目的に関し
て、ここで参照することにより本明細書中に取り込むも
のとする。典型的には、得られるフィールド酸化膜は、
元のシリコンの表面よりも幾らか上方に突出するもので
ある。
ＭＯＳ、バイポーラ又はＢｉＣＭＯＳトランジスタとい
った個々のデバイスを含んでいる。分離は多くの場合、
デバイスの間の領域において数百ナノメートルの厚みの
フィールド（又は絶縁）酸化膜を成長されることにより
達成される。フィールド酸化膜を形成する一つの技術は
本出願人に譲渡された米国特許第3,648,125号（Peltze
r）に記載されており、その内容は全ての目的に関し
て、ここで参照することにより本明細書中に取り込むも
のとする。典型的には、得られるフィールド酸化膜は、
元のシリコンの表面よりも幾らか上方に突出するもので
ある。
【０００４】例えば、酸化物が一般的に用いられている
ＬＯＣＯＳ（シリコンの局部酸化）法により成長された
場合、酸化膜の厚みの大体２分の１がシリコンの上方に
延在する（即ち酸化膜は酸化されたシリコンの厚みの約
２倍まで成長する）。従って、デバイスが製造されるべ
き露出されたアクティブシリコン領域の縁部には、段差
が形成される。酸化膜／シリコンの界面における酸化膜
構造は、アクティブ領域を向いているくちばし（ビー
ク）形に突出した酸化膜の故に、「バーズヘッド」又は
「バーズビーク」と呼ばれている。ＬＯＣＯＳに際して
これらの構造が得られるのは、酸化種が保護マスク（例
えば窒化シリコン層）の下側へと拡散して、アクティブ
領域の下側に酸化膜のビークを形成するためである。
ＬＯＣＯＳ（シリコンの局部酸化）法により成長された
場合、酸化膜の厚みの大体２分の１がシリコンの上方に
延在する（即ち酸化膜は酸化されたシリコンの厚みの約
２倍まで成長する）。従って、デバイスが製造されるべ
き露出されたアクティブシリコン領域の縁部には、段差
が形成される。酸化膜／シリコンの界面における酸化膜
構造は、アクティブ領域を向いているくちばし（ビー
ク）形に突出した酸化膜の故に、「バーズヘッド」又は
「バーズビーク」と呼ばれている。ＬＯＣＯＳに際して
これらの構造が得られるのは、酸化種が保護マスク（例
えば窒化シリコン層）の下側へと拡散して、アクティブ
領域の下側に酸化膜のビークを形成するためである。
【０００５】別の分離技術においては、フィールド酸化
膜の層がシリコンの全面にわたって成長され、次いでエ
ッチングが、デバイスが製造されるべき下側のシリコン
に至るまで行われる。この技術においては、アクティブ
領域の縁部における表面の高さの相違は、典型的にはＬ
ＯＣＯＳにより製造されたものよりも大きくさえある。
膜の層がシリコンの全面にわたって成長され、次いでエ
ッチングが、デバイスが製造されるべき下側のシリコン
に至るまで行われる。この技術においては、アクティブ
領域の縁部における表面の高さの相違は、典型的にはＬ
ＯＣＯＳにより製造されたものよりも大きくさえある。
【０００６】半導体基板のアクティブ領域が分離された
後、技術的に周知の技法により、フィールド酸化膜領域
の間のポケット内に、回路素子が形成される。これらの
技術には、周知のプレーナ拡散及びイオン注入技法が含
まれる。一般的に用いられている他の技術は、Voraに対
して付与され本出願人に対して譲渡された米国特許第4,
764,480号に記載されており、その内容は全ての目的に
関して、ここで参照することにより本明細書中に取り込
むものとする。ＭＯＳトランジスタの製造におけるさら
なるステップには、アクティブシリコン領域上に薄いゲ
ート酸化膜を成長させ、そのウェーハ表面上に多結晶シ
リコンの層を堆積させることが含まれる。かかる技術は
例えば本出願人に譲渡された米国特許出願第502,943号
に記載されており、その内容は全ての目的に関して、こ
こで参照することにより本明細書中に取り込むものとす
る。この多結晶シリコンの層は、構造の中でも特に、Ｍ
ＯＳデバイスのゲートを形成するために用いられるもの
である。典型的には、ソース及びドレーンの接点を形成
するためには別の材料が使用される。バイポーラデバイ
スは、ＭＯＳデバイスを製造するために用いられるのに
非常に類似した方法によって製造されうる。しかしなが
らバイポーラデバイスについてはゲート酸化膜は成長さ
れず、多結晶シリコン層はゲートを形成するよりもむし
ろ、エミッタ、ベース及びコレクタ接点を形成するもの
である。ＭＯＳ及びバイポーラデバイスの両方につい
て、金属接点或いは金属とシリコンの複合したゲート／
接点が、場合によっては多結晶シリコンの代わりに用い
られ得る。
後、技術的に周知の技法により、フィールド酸化膜領域
の間のポケット内に、回路素子が形成される。これらの
技術には、周知のプレーナ拡散及びイオン注入技法が含
まれる。一般的に用いられている他の技術は、Voraに対
して付与され本出願人に対して譲渡された米国特許第4,
764,480号に記載されており、その内容は全ての目的に
関して、ここで参照することにより本明細書中に取り込
むものとする。ＭＯＳトランジスタの製造におけるさら
なるステップには、アクティブシリコン領域上に薄いゲ
ート酸化膜を成長させ、そのウェーハ表面上に多結晶シ
リコンの層を堆積させることが含まれる。かかる技術は
例えば本出願人に譲渡された米国特許出願第502,943号
に記載されており、その内容は全ての目的に関して、こ
こで参照することにより本明細書中に取り込むものとす
る。この多結晶シリコンの層は、構造の中でも特に、Ｍ
ＯＳデバイスのゲートを形成するために用いられるもの
である。典型的には、ソース及びドレーンの接点を形成
するためには別の材料が使用される。バイポーラデバイ
スは、ＭＯＳデバイスを製造するために用いられるのに
非常に類似した方法によって製造されうる。しかしなが
らバイポーラデバイスについてはゲート酸化膜は成長さ
れず、多結晶シリコン層はゲートを形成するよりもむし
ろ、エミッタ、ベース及びコレクタ接点を形成するもの
である。ＭＯＳ及びバイポーラデバイスの両方につい
て、金属接点或いは金属とシリコンの複合したゲート／
接点が、場合によっては多結晶シリコンの代わりに用い
られ得る。
【０００７】
【発明が解決しようとする課題】ＭＯＳ又はバイポーラ
トランジスタの製造を続けるために、多結晶シリコンは
典型的にはホトリソグラフィ技術を用い、次いで反応性
イオンエッチング（ＲＩＥ）又はプラズマエッチングと
いった処理を用いて異方性又は垂直エッチング技術によ
りパターン形成される。エッチングの間に形成される多
結晶シリコンのストリップの最終的な幅は、通常はパタ
ーン形成技術が確実に製造することのできる最小限の幅
である。幅が小さければ、デバイスからのより大きな電
流出力及びより大きな記憶密度が得られる。従って許容
誤差は厳格なものであり、ゲートの幅は普通はパターン
形成技術の能力の限界点にある。しかし残念なことに、
多結晶シリコンの表面の高さの変動により、最小限の幅
を実現することは妨げられている。
トランジスタの製造を続けるために、多結晶シリコンは
典型的にはホトリソグラフィ技術を用い、次いで反応性
イオンエッチング（ＲＩＥ）又はプラズマエッチングと
いった処理を用いて異方性又は垂直エッチング技術によ
りパターン形成される。エッチングの間に形成される多
結晶シリコンのストリップの最終的な幅は、通常はパタ
ーン形成技術が確実に製造することのできる最小限の幅
である。幅が小さければ、デバイスからのより大きな電
流出力及びより大きな記憶密度が得られる。従って許容
誤差は厳格なものであり、ゲートの幅は普通はパターン
形成技術の能力の限界点にある。しかし残念なことに、
多結晶シリコンの表面の高さの変動により、最小限の幅
を実現することは妨げられている。
【０００８】多結晶シリコンの層は多かれ少なかれ、フ
ィールド酸化膜上に相似的に堆積されるため、この層の
上側表面は、下側にある段差の高低変動と共通する高さ
の変動を有することになる。このような変動は順次、後
続のホトリソグラフィ技術において用いられるホトレジ
スト層の表面に部分的に移されることになる。従ってホ
トレジスト層は、レジスト上に投影される光学的イメー
ジにおける焦点の変動を生ずる段差を含むことになる。
加えて、段差を含む表面上に堆積されるホトレジスト
は、厚みの変動をも有する。従って、レジストの全厚み
を露光するのに必要とされる光学エネルギーの最適量に
は相違があることになり、フィールド酸化膜の領域から
アクティブ領域へと段差を越えて横切るホトレジストの
ストリップを適切に露光することは困難になる。
ィールド酸化膜上に相似的に堆積されるため、この層の
上側表面は、下側にある段差の高低変動と共通する高さ
の変動を有することになる。このような変動は順次、後
続のホトリソグラフィ技術において用いられるホトレジ
スト層の表面に部分的に移されることになる。従ってホ
トレジスト層は、レジスト上に投影される光学的イメー
ジにおける焦点の変動を生ずる段差を含むことになる。
加えて、段差を含む表面上に堆積されるホトレジスト
は、厚みの変動をも有する。従って、レジストの全厚み
を露光するのに必要とされる光学エネルギーの最適量に
は相違があることになり、フィールド酸化膜の領域から
アクティブ領域へと段差を越えて横切るホトレジストの
ストリップを適切に露光することは困難になる。
【０００９】段差を覆っている多結晶シリコンが実際に
は、段差から幾らか離れた個所よりも段差に近い個所に
おいてより厚みがある（ウェーハ表面に垂直に測定し
て）ことから、別の問題が生じてくる。しかして垂直異
方性エッチング処理においては、アクティブ領域におい
て薄いゲート酸化膜を露出するのに必要とされるより
も、段差の領域から多結晶シリコンを取り除くのにより
多くの時間が必要とされる。この付加的なエッチング時
間の間にゲート酸化膜は攻撃され、下側にあるシリコン
基板が損傷される。これは歩留まりを減少させ、或いは
トランジスタの最終的な信頼性を損なうことになる。
は、段差から幾らか離れた個所よりも段差に近い個所に
おいてより厚みがある（ウェーハ表面に垂直に測定し
て）ことから、別の問題が生じてくる。しかして垂直異
方性エッチング処理においては、アクティブ領域におい
て薄いゲート酸化膜を露出するのに必要とされるより
も、段差の領域から多結晶シリコンを取り除くのにより
多くの時間が必要とされる。この付加的なエッチング時
間の間にゲート酸化膜は攻撃され、下側にあるシリコン
基板が損傷される。これは歩留まりを減少させ、或いは
トランジスタの最終的な信頼性を損なうことになる。
【００１０】以上の理由から、表面の高さの変動を殆ど
又は全く有しない多結晶シリコンの層を備えたデバイス
を製造することが非常に望まれる。この目的に関して、
従来の集積回路製造方法のうちごく僅かなものにおいて
しか、バイポーラ、ＭＯＳ及びＢｉＣＭＯＳデバイスに
ついての分離酸化工程において形成されるバーズヘッド
の頭の部分を取り除くための平坦化工程は含まれていな
い。例えばVoraの米国特許第4,764,480号を参照のこ
と。しかし残念なことに、これらの方法は時間と費用が
かかり、また多くの場合実質的に平坦な表面を製造しう
るものではない。平坦化工程の一つである化学−機械的
研磨（ＣＭＰ）は確かに実質的に平坦な表面を製造する
が、しかしフィールド酸化膜のような誘電体にたいして
適用された場合には、やはり比較的時間と費用がかか
る。さらにこれらの工程の何れのものにおいても、下側
にあるシリコン基板を化学−機械的研磨作用に曝すこと
を回避することが必要である。従って研磨工程の長さは
注意深く計時され、ドーピングされたシリコン基板から
材料を取り去ることなしに、平坦な表面をもたらすのに
十分な酸化膜のみが取り除かれるようにしなければなら
ない。実際には、所望の許容誤差が維持されるように十
分な精密さと正確さでもってこの工程を計時することは
困難である。
又は全く有しない多結晶シリコンの層を備えたデバイス
を製造することが非常に望まれる。この目的に関して、
従来の集積回路製造方法のうちごく僅かなものにおいて
しか、バイポーラ、ＭＯＳ及びＢｉＣＭＯＳデバイスに
ついての分離酸化工程において形成されるバーズヘッド
の頭の部分を取り除くための平坦化工程は含まれていな
い。例えばVoraの米国特許第4,764,480号を参照のこ
と。しかし残念なことに、これらの方法は時間と費用が
かかり、また多くの場合実質的に平坦な表面を製造しう
るものではない。平坦化工程の一つである化学−機械的
研磨（ＣＭＰ）は確かに実質的に平坦な表面を製造する
が、しかしフィールド酸化膜のような誘電体にたいして
適用された場合には、やはり比較的時間と費用がかか
る。さらにこれらの工程の何れのものにおいても、下側
にあるシリコン基板を化学−機械的研磨作用に曝すこと
を回避することが必要である。従って研磨工程の長さは
注意深く計時され、ドーピングされたシリコン基板から
材料を取り去ることなしに、平坦な表面をもたらすのに
十分な酸化膜のみが取り除かれるようにしなければなら
ない。実際には、所望の許容誤差が維持されるように十
分な精密さと正確さでもってこの工程を計時することは
困難である。
【００１１】かくして、ＭＯＳデバイスのゲート、並び
にバイポーラデバイスのエミッタ、コレクタ及びベース
接点の製造工程においては、依然として改良が必要とさ
れていることが理解される。
にバイポーラデバイスのエミッタ、コレクタ及びベース
接点の製造工程においては、依然として改良が必要とさ
れていることが理解される。
【００１２】
【課題を解決するための手段】本発明は、集積回路のア
クティブ領域の縁部におけるフィールド酸化膜の段差
（高低変動）に関連する有害な影響の多くを軽減する方
法を提供する。特に本発明は、これまではフィールド酸
化膜上に堆積していた多結晶シリコン層の上側表面を平
坦化する工程を含むことにより、従来の製造方法を改良
するものである。これにより平坦な多結晶シリコン表面
が提供され、ＭＯＳデバイスのゲート又はバイポーラデ
バイスの接点の正確なパターン形成が容易なものとされ
る。本発明は幾つかの利点の中でも特に、ゲート酸化膜
その他のアクティブ領域を過剰なエッチングに曝す必要
性を除去するという利益をもたらす。
クティブ領域の縁部におけるフィールド酸化膜の段差
（高低変動）に関連する有害な影響の多くを軽減する方
法を提供する。特に本発明は、これまではフィールド酸
化膜上に堆積していた多結晶シリコン層の上側表面を平
坦化する工程を含むことにより、従来の製造方法を改良
するものである。これにより平坦な多結晶シリコン表面
が提供され、ＭＯＳデバイスのゲート又はバイポーラデ
バイスの接点の正確なパターン形成が容易なものとされ
る。本発明は幾つかの利点の中でも特に、ゲート酸化膜
その他のアクティブ領域を過剰なエッチングに曝す必要
性を除去するという利益をもたらす。
【００１３】本発明の好ましい実施態様の一つによれ
ば、シリコン基板上のアクティブ領域は保護され、ＬＯ
ＣＯＳ法によってその周囲にフィールド酸化膜が成長さ
れる。従って高さの変動即ち段差が、典型的にはアクテ
ィブ領域とフィールド酸化膜の界面に現れる。次いでア
クティブ領域、フィールド酸化膜及び段差を含む基板全
体が、第一の多結晶シリコン層を堆積することによって
被覆される。典型的には、この層は段差の高さよりも僅
かに厚い。次に、第一の多結晶シリコン層の上部表面
（下側のシリコン基板から離れている方の表面）が、フ
ィールド酸化膜の少なくとも一部が露出されるまで平坦
化される。この時点において、平坦化工程は好ましくは
減速され又は停止される。得られる構造は、多結晶シリ
コンがアクティブ領域をフィールド酸化膜のレベルまで
充填してなる平坦な表面を有する。次いで第二の多結晶
シリコン層が、第一の多結晶シリコン層の上部表面上に
相似的に堆積される。この第二の多結晶シリコン層は下
側にある平坦化表面の表面と実質的に調和したものであ
るから、平坦な上部表面を有することになる。従って後
続して行われるパターン形成工程は、より向上した精度
で行うことができる。アクティブ領域にある多結晶シリ
コンは続いてエッチングされて、例えばＭＯＳデバイス
におけるソース及びドレーン領域を画定するゲートが形
成される。
ば、シリコン基板上のアクティブ領域は保護され、ＬＯ
ＣＯＳ法によってその周囲にフィールド酸化膜が成長さ
れる。従って高さの変動即ち段差が、典型的にはアクテ
ィブ領域とフィールド酸化膜の界面に現れる。次いでア
クティブ領域、フィールド酸化膜及び段差を含む基板全
体が、第一の多結晶シリコン層を堆積することによって
被覆される。典型的には、この層は段差の高さよりも僅
かに厚い。次に、第一の多結晶シリコン層の上部表面
（下側のシリコン基板から離れている方の表面）が、フ
ィールド酸化膜の少なくとも一部が露出されるまで平坦
化される。この時点において、平坦化工程は好ましくは
減速され又は停止される。得られる構造は、多結晶シリ
コンがアクティブ領域をフィールド酸化膜のレベルまで
充填してなる平坦な表面を有する。次いで第二の多結晶
シリコン層が、第一の多結晶シリコン層の上部表面上に
相似的に堆積される。この第二の多結晶シリコン層は下
側にある平坦化表面の表面と実質的に調和したものであ
るから、平坦な上部表面を有することになる。従って後
続して行われるパターン形成工程は、より向上した精度
で行うことができる。アクティブ領域にある多結晶シリ
コンは続いてエッチングされて、例えばＭＯＳデバイス
におけるソース及びドレーン領域を画定するゲートが形
成される。
【００１４】本発明の別の好ましい実施態様によれば、
多結晶シリコン層は、選択された領域上にフィールド酸
化膜が成長されている基板上に、上記した最初の方法に
おけると同様にして相似的に堆積される。しかしながら
この実施例においては、この層は下側にある段差の高さ
よりも幾らか厚い。このより厚い多結晶シリコン層の表
面は次いで、上部表面が実質的に如何なる段差をも有し
ないようにするために、所定の厚みにわたって平坦化さ
れる。最初の方法とは異なり、平坦化はフィールド酸化
膜に至るまでずっと行われる必要はない。このようにし
て、フィールド酸化膜上には多結晶シリコンの薄い堆積
が、アクティブ領域上にはより厚い堆積が存在すること
になる。この方法は上記の場合と同じように後続のパタ
ーン形成工程のための平坦な表面をもたらすが、しかし
多結晶シリコンの相似的な第二の層を表面上に堆積させ
る必要がないという利点を有する。
多結晶シリコン層は、選択された領域上にフィールド酸
化膜が成長されている基板上に、上記した最初の方法に
おけると同様にして相似的に堆積される。しかしながら
この実施例においては、この層は下側にある段差の高さ
よりも幾らか厚い。このより厚い多結晶シリコン層の表
面は次いで、上部表面が実質的に如何なる段差をも有し
ないようにするために、所定の厚みにわたって平坦化さ
れる。最初の方法とは異なり、平坦化はフィールド酸化
膜に至るまでずっと行われる必要はない。このようにし
て、フィールド酸化膜上には多結晶シリコンの薄い堆積
が、アクティブ領域上にはより厚い堆積が存在すること
になる。この方法は上記の場合と同じように後続のパタ
ーン形成工程のための平坦な表面をもたらすが、しかし
多結晶シリコンの相似的な第二の層を表面上に堆積させ
る必要がないという利点を有する。
【００１５】他の実施例においては、フィールド酸化膜
がウェーハ表面全体（アクティブ領域を取り囲んでいる
領域だけではなく）にわたって成長される。アクティブ
領域は次いで、予め選択された位置においてフィールド
酸化膜を介して孔部をエッチングすることによって形成
される。この時点において、多結晶シリコンの相似的な
層が全表面にわたって堆積され、上述の実施態様におけ
ると同様にして製造工程が続けられる。
がウェーハ表面全体（アクティブ領域を取り囲んでいる
領域だけではなく）にわたって成長される。アクティブ
領域は次いで、予め選択された位置においてフィールド
酸化膜を介して孔部をエッチングすることによって形成
される。この時点において、多結晶シリコンの相似的な
層が全表面にわたって堆積され、上述の実施態様におけ
ると同様にして製造工程が続けられる。
【００１６】本発明において用いられる平坦化工程は、
幾つかの手法によって行うことができる。好ましい方法
は化学−機械的研磨であり、これは集積回路工業におけ
るシリコンウェーハの製造、及び集積回路を処理するた
めの種々の他の用途に一般的に用いられている。本発明
において用いることのできる別の平坦化方法は、ホトレ
ジストのような液体を、基板表面上に適用することから
なる。この液体は基板表面上にスピンコーティングによ
り塗布することができ、硬化して固体フィルムとなり、
平面性の増大した上部表面をもたらす。硬化した液体を
含むこの表面は次いでエッチングされ、フィルム材料及
び多結晶シリコンが同じ割合で取り除かれるようにされ
る。最適な時点でエッチングが停止されれば、この液体
による平面化の効果は、多結晶シリコンへと移される。
当業者に明らかなさらに他の平坦化方法もまた採用する
ことができる。
幾つかの手法によって行うことができる。好ましい方法
は化学−機械的研磨であり、これは集積回路工業におけ
るシリコンウェーハの製造、及び集積回路を処理するた
めの種々の他の用途に一般的に用いられている。本発明
において用いることのできる別の平坦化方法は、ホトレ
ジストのような液体を、基板表面上に適用することから
なる。この液体は基板表面上にスピンコーティングによ
り塗布することができ、硬化して固体フィルムとなり、
平面性の増大した上部表面をもたらす。硬化した液体を
含むこの表面は次いでエッチングされ、フィルム材料及
び多結晶シリコンが同じ割合で取り除かれるようにされ
る。最適な時点でエッチングが停止されれば、この液体
による平面化の効果は、多結晶シリコンへと移される。
当業者に明らかなさらに他の平坦化方法もまた採用する
ことができる。
【００１７】本発明の方法により製造された実質的に平
坦な表面に適用されるホトレジストは、それ自体が実質
的に平坦であり、均一な厚みを有する。このことは焦点
及び露光における変動を大きく減ずるものであり、アク
ティブ領域と分離領域との間を横断して画定されるレジ
ストストリップが均一になることを可能にする。かくし
て本発明は、ＭＯＳデバイスのゲート幅並びに、バイポ
ーラデバイスのエミッタ、ベース及びコレクタ接点の幅
をより良好に制御することを可能にする。本発明はま
た、アクティブ領域を過剰にエッチングする危険性を最
小限にするという付加的な利点を有している。平坦化工
程においては、回路の最も高さのある領域（即ちフィー
ルド酸化膜上）からより多くの多結晶シリコンが取り除
かれるものであるから、残っている多結晶シリコンはア
クティブ領域の縁部における段差上よりも、薄いゲート
酸化膜上において最も厚くなっている。かくしてゲート
酸化膜領域は、エッチング工程において取り除かれる最
後の領域である。その結果、過剰エッチング時間は最小
限となり、ＭＯＳ及びバイポーラデバイスにおける繊細
な領域（例えばゲート酸化膜）を損傷する可能性は大き
く減少される。
坦な表面に適用されるホトレジストは、それ自体が実質
的に平坦であり、均一な厚みを有する。このことは焦点
及び露光における変動を大きく減ずるものであり、アク
ティブ領域と分離領域との間を横断して画定されるレジ
ストストリップが均一になることを可能にする。かくし
て本発明は、ＭＯＳデバイスのゲート幅並びに、バイポ
ーラデバイスのエミッタ、ベース及びコレクタ接点の幅
をより良好に制御することを可能にする。本発明はま
た、アクティブ領域を過剰にエッチングする危険性を最
小限にするという付加的な利点を有している。平坦化工
程においては、回路の最も高さのある領域（即ちフィー
ルド酸化膜上）からより多くの多結晶シリコンが取り除
かれるものであるから、残っている多結晶シリコンはア
クティブ領域の縁部における段差上よりも、薄いゲート
酸化膜上において最も厚くなっている。かくしてゲート
酸化膜領域は、エッチング工程において取り除かれる最
後の領域である。その結果、過剰エッチング時間は最小
限となり、ＭＯＳ及びバイポーラデバイスにおける繊細
な領域（例えばゲート酸化膜）を損傷する可能性は大き
く減少される。
【００１８】本発明の特徴及び利点のさらなる理解は、
明細書の残余の部分及び添付図面を参照することにより
実現され得る。
明細書の残余の部分及び添付図面を参照することにより
実現され得る。
【００１９】
【実施例】本発明において用いられている幾つかの用語
は、以下の一般的な意義を有することを意図したもので
ある。
は、以下の一般的な意義を有することを意図したもので
ある。
【００２０】「段差」とは、ウェーハ、半導体デバイス
又は部分的に製造された半導体デバイスなどの半導体基
板の表面上における急激な高低の変動をいう。多くの実
施態様において、段差は半導体基板の表面における、表
面に沿って約1.0マイクロメートル未満の範囲にわたる
約1.0マイクロメートル又はそれ以下の高さの変動であ
る。最も典型的には、高さの変動は約0.1から約0.5マイ
クロメートルの間にある。段差は多くの場合、半導体基
板上のアクティブ領域の縁部に存在する。例えば、段差
は典型的には、ＭＯＳデバイスを製造するのに用いられ
る半導体基板の表面上のアクティブ領域とフィールド酸
化膜の縁部において存在する。また例えば、段差は典型
的には、バイポーラデバイスを製造するのに用いられる
半導体基板上のエミッタ接点領域の縁部において見い出
される。
又は部分的に製造された半導体デバイスなどの半導体基
板の表面上における急激な高低の変動をいう。多くの実
施態様において、段差は半導体基板の表面における、表
面に沿って約1.0マイクロメートル未満の範囲にわたる
約1.0マイクロメートル又はそれ以下の高さの変動であ
る。最も典型的には、高さの変動は約0.1から約0.5マイ
クロメートルの間にある。段差は多くの場合、半導体基
板上のアクティブ領域の縁部に存在する。例えば、段差
は典型的には、ＭＯＳデバイスを製造するのに用いられ
る半導体基板の表面上のアクティブ領域とフィールド酸
化膜の縁部において存在する。また例えば、段差は典型
的には、バイポーラデバイスを製造するのに用いられる
半導体基板上のエミッタ接点領域の縁部において見い出
される。
【００２１】「平坦化」とは、ウェーハ、半導体デバイ
ス又は部分的に製造された半導体デバイスの表面から、
表面がより平坦になるように材料を選択的に取り除く工
程をいう。典型的には、平坦化される表面上の段差その
他の高低変動が取り除かれ、又は減少される。この平坦
化工程は、表面上の段差又は高低変動が実質的に取り除
かれた後も継続されることができ、層の厚みが減少され
る。この工程は場合によっては、下側にある構造にエッ
チング又はフィールド酸化膜又は窒化物層の如き研磨に
対する「ストップ」を形成することにより制御すること
ができる。ストップとは、研磨される主たる材料よりも
実質的に低い除去率を有する材料の層である。ストップ
の代わりに、工程を注意深くモニターし、所定の量の材
料が取り除かれた後に平坦化工程を停止させることによ
っても、取り除く材料の量を制御することができる。
ス又は部分的に製造された半導体デバイスの表面から、
表面がより平坦になるように材料を選択的に取り除く工
程をいう。典型的には、平坦化される表面上の段差その
他の高低変動が取り除かれ、又は減少される。この平坦
化工程は、表面上の段差又は高低変動が実質的に取り除
かれた後も継続されることができ、層の厚みが減少され
る。この工程は場合によっては、下側にある構造にエッ
チング又はフィールド酸化膜又は窒化物層の如き研磨に
対する「ストップ」を形成することにより制御すること
ができる。ストップとは、研磨される主たる材料よりも
実質的に低い除去率を有する材料の層である。ストップ
の代わりに、工程を注意深くモニターし、所定の量の材
料が取り除かれた後に平坦化工程を停止させることによ
っても、取り除く材料の量を制御することができる。
【００２２】「多結晶シリコン」とは、本質的にシリコ
ンからなる多結晶材料（単結晶に対するもの）をいう。
典型的には、多結晶シリコンはドーピングされて可動電
荷キャリアの濃度が調節され、従って電導度が調節され
る。典型的なドーパントには、技術的に周知のｎ及びｐ
形の材料（例えばリン又はホウ素）が含まれる。加えて
酸素の如き、多結晶シリコンの電導度を減少させる他の
材料もまた添加することができる。用途によっては、多
結晶シリコンはチタン、タングステン、プラチナ及びモ
リブデンといった耐火金属のケイ化物を含む。また多結
晶シリコンは、他の半導体（例えばゲルマニウム）、金
属及び非金属といった幾つかの添加物及び不純物を、種
々の量で含むことができる。
ンからなる多結晶材料（単結晶に対するもの）をいう。
典型的には、多結晶シリコンはドーピングされて可動電
荷キャリアの濃度が調節され、従って電導度が調節され
る。典型的なドーパントには、技術的に周知のｎ及びｐ
形の材料（例えばリン又はホウ素）が含まれる。加えて
酸素の如き、多結晶シリコンの電導度を減少させる他の
材料もまた添加することができる。用途によっては、多
結晶シリコンはチタン、タングステン、プラチナ及びモ
リブデンといった耐火金属のケイ化物を含む。また多結
晶シリコンは、他の半導体（例えばゲルマニウム）、金
属及び非金属といった幾つかの添加物及び不純物を、種
々の量で含むことができる。
【００２３】「ゲート」とは、ＭＯＳデバイスにおいて
ゲート誘電体の上部に接触する金属又は半導体をいう。
ゲートは種々の金属、合金、半導体及びドーピングされ
た半導体の何れのものからも作成されうる。好ましいゲ
ート材料に含まれるものとしては、多結晶シリコン、多
結晶ゲルマニウムといった多結晶半導体、及びそれらの
組み合わせがある。適当な作動関数を有する他の材料も
また使用することができる。
ゲート誘電体の上部に接触する金属又は半導体をいう。
ゲートは種々の金属、合金、半導体及びドーピングされ
た半導体の何れのものからも作成されうる。好ましいゲ
ート材料に含まれるものとしては、多結晶シリコン、多
結晶ゲルマニウムといった多結晶半導体、及びそれらの
組み合わせがある。適当な作動関数を有する他の材料も
また使用することができる。
【００２４】「アクティブ領域」とは、半導体デバイス
が製造される、半導体表面上の領域をいう。典型的なデ
バイスに含まれるものとしては、トランジスタ、コンデ
ンサー及びヒューズがある。ＭＯＳデバイスのアクティ
ブ領域上においては、ゲート、ソース及びドレーンが典
型的に構成され、他方バイポーラデバイスのアクティブ
領域上においてはエミッタ、ベース及びコレクタが典型
的に構成される。典型的なＭＯＳデバイスは一つのアク
ティブ領域を必要とし、他方典型的なバイポーラデバイ
スは二つのアクティブ領域を必要とする。アクティブ領
域は、典型的にはフィールド酸化膜により覆われている
分離領域により相互に分離される。バイポーラデバイス
のアクティブ領域の上部に直接設けられる金属接点は本
明細書ではエミッタ接点と称するが、この領域は当業者
により単にエミッタと称される場合があることが了解さ
れよう。
が製造される、半導体表面上の領域をいう。典型的なデ
バイスに含まれるものとしては、トランジスタ、コンデ
ンサー及びヒューズがある。ＭＯＳデバイスのアクティ
ブ領域上においては、ゲート、ソース及びドレーンが典
型的に構成され、他方バイポーラデバイスのアクティブ
領域上においてはエミッタ、ベース及びコレクタが典型
的に構成される。典型的なＭＯＳデバイスは一つのアク
ティブ領域を必要とし、他方典型的なバイポーラデバイ
スは二つのアクティブ領域を必要とする。アクティブ領
域は、典型的にはフィールド酸化膜により覆われている
分離領域により相互に分離される。バイポーラデバイス
のアクティブ領域の上部に直接設けられる金属接点は本
明細書ではエミッタ接点と称するが、この領域は当業者
により単にエミッタと称される場合があることが了解さ
れよう。
【００２５】添付図面は、本発明による方法の幾つかの
段階における回路の断面図を示している。本発明により
調製される金属酸化膜半導体（ＭＯＳ）及びバイポーラ
構造は典型的には、シリコン基板１０と、このシリコン
基板１０上に形成された分離（フィールド）酸化膜１２
と、フィールド酸化膜に形成された凹部又は谷間１６に
おいてシリコン基板１０に形成されたアクティブ領域１
４とを含んでいる。図１に示された構造は、ＬＯＣＯＳ
法によりシリコン基板１０上にフィールド酸化膜１２を
成長させることにより製造される。下側にあるシリコン
は、製造されるデバイスに応じて、種々のドーパントに
より種々の濃度でドーピングされうる。デバイスがＭＯ
Ｓトランジスタである場合には、ゲート酸化膜６が当業
者に周知の種々の方法により成長される。
段階における回路の断面図を示している。本発明により
調製される金属酸化膜半導体（ＭＯＳ）及びバイポーラ
構造は典型的には、シリコン基板１０と、このシリコン
基板１０上に形成された分離（フィールド）酸化膜１２
と、フィールド酸化膜に形成された凹部又は谷間１６に
おいてシリコン基板１０に形成されたアクティブ領域１
４とを含んでいる。図１に示された構造は、ＬＯＣＯＳ
法によりシリコン基板１０上にフィールド酸化膜１２を
成長させることにより製造される。下側にあるシリコン
は、製造されるデバイスに応じて、種々のドーパントに
より種々の濃度でドーピングされうる。デバイスがＭＯ
Ｓトランジスタである場合には、ゲート酸化膜６が当業
者に周知の種々の方法により成長される。
【００２６】図１に示されているように、アクティブ領
域１４は凹部１６の内側に形成されており、従ってそこ
には、アクティブ領域１４とフィールド酸化膜１２の上
側表面との間に高さ即ち高低差「ｄ」が存在している。
図１の構造の上に直接に適用される多結晶シリコンの層
は、シリコン基板１０及びフィールド酸化膜１２の均一
でない表面にほぼ対応する、不均一な表面を有するよう
になることが理解されよう。
域１４は凹部１６の内側に形成されており、従ってそこ
には、アクティブ領域１４とフィールド酸化膜１２の上
側表面との間に高さ即ち高低差「ｄ」が存在している。
図１の構造の上に直接に適用される多結晶シリコンの層
は、シリコン基板１０及びフィールド酸化膜１２の均一
でない表面にほぼ対応する、不均一な表面を有するよう
になることが理解されよう。
【００２７】さて図２−５を参照すると、半導体基板及
びフィールド酸化膜上の高さの異なる領域にわたって形
成されるゲート並びにエミッタ接点及びその他の接点を
形成するための、本発明の好ましい方法が詳細に示され
ている。
びフィールド酸化膜上の高さの異なる領域にわたって形
成されるゲート並びにエミッタ接点及びその他の接点を
形成するための、本発明の好ましい方法が詳細に示され
ている。
【００２８】図２に示されているように、本発明によれ
ば、第一の多結晶シリコン層２０が、シリコン基板１
０、分離用フィールド酸化膜１２、及び存在するならば
ゲート酸化膜６上へと、アクティブ領域の縁部における
フィールド酸化膜の段差の高さｄよりも僅かに厚く堆積
される。典型的には、この第一の多結晶シリコン層２０
は、約1000から10000オングストローム、通常は約3000
オングストロームの厚みを有するドーピングされた多結
晶シリコン又は耐火金属ケイ化物である。タングステン
又は多結晶シリコンゲルマニウム合金といった他の材料
も、それらが特定の用途に適している場合には多結晶シ
リコンの代わりに用いることができる。
ば、第一の多結晶シリコン層２０が、シリコン基板１
０、分離用フィールド酸化膜１２、及び存在するならば
ゲート酸化膜６上へと、アクティブ領域の縁部における
フィールド酸化膜の段差の高さｄよりも僅かに厚く堆積
される。典型的には、この第一の多結晶シリコン層２０
は、約1000から10000オングストローム、通常は約3000
オングストロームの厚みを有するドーピングされた多結
晶シリコン又は耐火金属ケイ化物である。タングステン
又は多結晶シリコンゲルマニウム合金といった他の材料
も、それらが特定の用途に適している場合には多結晶シ
リコンの代わりに用いることができる。
【００２９】好ましくは、多結晶シリコンは技術的に周
知の気相成長法、スパッタリング、或いは蒸着などの在
来の相似的堆積処理により堆積される。前述したよう
に、この相似的な層は少なくとも、シリコン基板上のフ
ィールド酸化膜の高さと同程度に厚くなければならず、
かくして平坦化の後にアクティブ領域上の表面に凹みが
存在しないようにする。
知の気相成長法、スパッタリング、或いは蒸着などの在
来の相似的堆積処理により堆積される。前述したよう
に、この相似的な層は少なくとも、シリコン基板上のフ
ィールド酸化膜の高さと同程度に厚くなければならず、
かくして平坦化の後にアクティブ領域上の表面に凹みが
存在しないようにする。
【００３０】さて図３を参照すると、第一の多結晶シリ
コン層２０からは、フィールド酸化膜１２が露出される
まで、平坦化により材料が取り除かれている。この時点
において、フィールド酸化膜１２の上部に残っている多
結晶シリコンは存在するとしても極めて僅かであり、多
結晶シリコンが厚みｄでもって凹部１６を充填してい
る。平坦化は好ましくは、多結晶シリコンに対しては高
い研磨率を有しフィールド酸化膜に対して低い研磨率を
有する化学−機械的研磨（ＣＭＰ）工程により行われ
る。このことは、フィールド酸化膜に到達した場合に研
磨処理が減速又は停止されることを可能にする。ＣＭＰ
以外の他の平坦化技術も、以下に述べるようにして用い
ることができる。
コン層２０からは、フィールド酸化膜１２が露出される
まで、平坦化により材料が取り除かれている。この時点
において、フィールド酸化膜１２の上部に残っている多
結晶シリコンは存在するとしても極めて僅かであり、多
結晶シリコンが厚みｄでもって凹部１６を充填してい
る。平坦化は好ましくは、多結晶シリコンに対しては高
い研磨率を有しフィールド酸化膜に対して低い研磨率を
有する化学−機械的研磨（ＣＭＰ）工程により行われ
る。このことは、フィールド酸化膜に到達した場合に研
磨処理が減速又は停止されることを可能にする。ＣＭＰ
以外の他の平坦化技術も、以下に述べるようにして用い
ることができる。
【００３１】化学−機械的研磨が好ましいのは、幾つか
の理由の中でも特に、それが大域平坦化をもたらすから
である。即ち平面化の距離が、他の技術による場合より
も非常に幅広い（マイクロメートルではなくミリメート
ルのオーダ）。従って典型的な集積回路上において、間
の広く開いた段差でさえも排除されうるものであり、多
くのトランジスタを被覆している単一の多結晶シリコン
層を一度に平坦化することができる。上述したようにし
て相似的に堆積された多結晶シリコン層に対してＣＭＰ
が実行された場合、平坦化の後の段差の大きさは典型的
には0.1マイクロメートルよりも小さく、好ましくは0.0
5マイクロメートルよりも小さいことが見い出されてい
る。これは、フィールド酸化膜とアクティブ領域との間
の縁部において当初に存在していた、0.1-1.0マイクロ
メートルの範囲の大きさの段差に対する大きな減少であ
る。
の理由の中でも特に、それが大域平坦化をもたらすから
である。即ち平面化の距離が、他の技術による場合より
も非常に幅広い（マイクロメートルではなくミリメート
ルのオーダ）。従って典型的な集積回路上において、間
の広く開いた段差でさえも排除されうるものであり、多
くのトランジスタを被覆している単一の多結晶シリコン
層を一度に平坦化することができる。上述したようにし
て相似的に堆積された多結晶シリコン層に対してＣＭＰ
が実行された場合、平坦化の後の段差の大きさは典型的
には0.1マイクロメートルよりも小さく、好ましくは0.0
5マイクロメートルよりも小さいことが見い出されてい
る。これは、フィールド酸化膜とアクティブ領域との間
の縁部において当初に存在していた、0.1-1.0マイクロ
メートルの範囲の大きさの段差に対する大きな減少であ
る。
【００３２】ＣＭＰ工程については、研磨パッドと、化
学的に活性な媒体中にある研磨粒子のスラリーが用いら
れるのが好ましい。多結晶シリコンについては、水性ア
ルカリ媒体中のコロイドシリカスラリーが適しているこ
とが見い出された。好ましいスラリーは、イリノイ州シ
カゴのナルコケミカル社により製造されているNalco235
4である。このスラリーを使用するには、濃縮スラリー
１部に対して水20部の割合で希釈する。希釈された混合
物のpHは、約10である。シリコンウェーハを研磨するた
めに用いられる他の多くのスラリー配合物の何れもま
た、多結晶シリコンを平坦化するのに適している。他の
物質については、研磨粒子と化学的に活性な媒体の別の
組み合わせが適当である。例えばタングステンは、水中
へのフェリシアン化カリウム、リン酸二水素カリウム及
びエチレンジアミンの混合物からなるpH6.5の酸性媒体
中におけるアルミナ又はシリカ粒子のスラリーを用いて
研磨することができる。例えばF.B. KaufmanらのJ. Ele
ctrochemical Soc. Vol.138,3460 (1991)を参照のこ
と。この文献の内容は全ての目的に関して、ここで参照
することにより本明細書中に取り込むものとする。
学的に活性な媒体中にある研磨粒子のスラリーが用いら
れるのが好ましい。多結晶シリコンについては、水性ア
ルカリ媒体中のコロイドシリカスラリーが適しているこ
とが見い出された。好ましいスラリーは、イリノイ州シ
カゴのナルコケミカル社により製造されているNalco235
4である。このスラリーを使用するには、濃縮スラリー
１部に対して水20部の割合で希釈する。希釈された混合
物のpHは、約10である。シリコンウェーハを研磨するた
めに用いられる他の多くのスラリー配合物の何れもま
た、多結晶シリコンを平坦化するのに適している。他の
物質については、研磨粒子と化学的に活性な媒体の別の
組み合わせが適当である。例えばタングステンは、水中
へのフェリシアン化カリウム、リン酸二水素カリウム及
びエチレンジアミンの混合物からなるpH6.5の酸性媒体
中におけるアルミナ又はシリカ粒子のスラリーを用いて
研磨することができる。例えばF.B. KaufmanらのJ. Ele
ctrochemical Soc. Vol.138,3460 (1991)を参照のこ
と。この文献の内容は全ての目的に関して、ここで参照
することにより本明細書中に取り込むものとする。
【００３３】研磨すべき材料及び使用するスラリーに応
じて、種々の研磨パッドを用いることができる。一般
に、シリコンウェーハの研磨工業において一般に用いら
れているどのような研磨パッドも、多結晶シリコン層を
研磨するために本発明において用いることができる。好
ましくは研磨パッドは、アリゾナ州スコッツデイルのロ
ーデル社により製造されているSUBAシリーズのパッドの
如き、ポリウレタン含浸ポリエステルフェルトから作成
される。多結晶シリコンを前述のスラリーで研磨するの
に用いるのに特に好ましいパッドは、SUBA 500である。
タングステンを研磨する用途についても、SUBAシリーズ
のパッドを用いることができる。他の材料及びスラリー
の組み合わせについては、異なるパッド材料が必要とな
りうる。しかしながら各々の場合について、パッドはス
ラリーによる化学的な攻撃に耐えねばならず、剛性とウ
ェーハ表面に対する調和性の適切なバランスをとらねば
ならず、またスラリーとの組み合わせにおいて適当な研
磨速度をもたらすものでなければならない。
じて、種々の研磨パッドを用いることができる。一般
に、シリコンウェーハの研磨工業において一般に用いら
れているどのような研磨パッドも、多結晶シリコン層を
研磨するために本発明において用いることができる。好
ましくは研磨パッドは、アリゾナ州スコッツデイルのロ
ーデル社により製造されているSUBAシリーズのパッドの
如き、ポリウレタン含浸ポリエステルフェルトから作成
される。多結晶シリコンを前述のスラリーで研磨するの
に用いるのに特に好ましいパッドは、SUBA 500である。
タングステンを研磨する用途についても、SUBAシリーズ
のパッドを用いることができる。他の材料及びスラリー
の組み合わせについては、異なるパッド材料が必要とな
りうる。しかしながら各々の場合について、パッドはス
ラリーによる化学的な攻撃に耐えねばならず、剛性とウ
ェーハ表面に対する調和性の適切なバランスをとらねば
ならず、またスラリーとの組み合わせにおいて適当な研
磨速度をもたらすものでなければならない。
【００３４】本発明による研磨工程を達成するために用
いられる装置は、スラリーの存在下においてウェーハを
動いている研磨パッドに対し、約206kPa（30psi）より
も低い圧力、好ましくは約7-103kPa（1-15psi）の圧力
でもって押し付けることのできるどのような装置でもよ
い。このような装置は、シリコンウェーハ及びその他の
材料を研磨するために一般に用いられている。この目的
のために好ましい装置の一つは、アリゾナ州フェニック
スのウェステックシステムズ社により製造されている研
磨装置モデル572である。この装置を用い、コロイドシ
リカスラリー及びSUBA 500パッドを使って多結晶シリコ
ンを研磨するために好ましい条件の組み合わせは次の通
りである。ウェーハ担持台の回転速度100rpm、パッドプ
ラテン回転速度100rpm、接触圧力34kPa（5psi）、スラ
リー流量150ml／分、パッド表面温度46.1℃（115゜
Ｆ）。
いられる装置は、スラリーの存在下においてウェーハを
動いている研磨パッドに対し、約206kPa（30psi）より
も低い圧力、好ましくは約7-103kPa（1-15psi）の圧力
でもって押し付けることのできるどのような装置でもよ
い。このような装置は、シリコンウェーハ及びその他の
材料を研磨するために一般に用いられている。この目的
のために好ましい装置の一つは、アリゾナ州フェニック
スのウェステックシステムズ社により製造されている研
磨装置モデル572である。この装置を用い、コロイドシ
リカスラリー及びSUBA 500パッドを使って多結晶シリコ
ンを研磨するために好ましい条件の組み合わせは次の通
りである。ウェーハ担持台の回転速度100rpm、パッドプ
ラテン回転速度100rpm、接触圧力34kPa（5psi）、スラ
リー流量150ml／分、パッド表面温度46.1℃（115゜
Ｆ）。
【００３５】前述したように、多結晶シリコンを研磨す
る割合とフィールド酸化膜その他のストップ層（例えば
窒化シリコン）を研磨する割合との間に大きな相違を示
す研磨方法を用いることが望ましい。この研磨割合の大
きな相違にとって好ましい研磨条件には、スラリー中の
固体含有量の減少、スラリーのより高いpH、及び研磨の
間のより高いパッド温度が含まれる。上記した研磨条件
について言えば、多結晶シリコン対二酸化シリコンの除
去比は、大体100：１である。研磨に対するストップと
して窒化シリコンが用いられる場合には、この比は場合
によっては、100：１よりも大きくさえある。
る割合とフィールド酸化膜その他のストップ層（例えば
窒化シリコン）を研磨する割合との間に大きな相違を示
す研磨方法を用いることが望ましい。この研磨割合の大
きな相違にとって好ましい研磨条件には、スラリー中の
固体含有量の減少、スラリーのより高いpH、及び研磨の
間のより高いパッド温度が含まれる。上記した研磨条件
について言えば、多結晶シリコン対二酸化シリコンの除
去比は、大体100：１である。研磨に対するストップと
して窒化シリコンが用いられる場合には、この比は場合
によっては、100：１よりも大きくさえある。
【００３６】本発明において用いることのできる別の平
坦化方法においては、基板表面上に液体を塗布硬化さ
せ、それをエッチングし戻すことが含まれる。典型的に
は硬化されるこの液体は、硬化により固体フィルムとな
り、水平な上部表面をもたらす。典型的には、この液体
はスピンコーティングされた有機ポリマーであり、より
典型的にはホトレジストである。このホトレジストは平
均で約１μｍの厚みを有し、適当な熱処理によって平滑
化される。こうして得られる硬化液体を含む表面は次い
でエッチングされ、フィルム材料と多結晶シリコンとが
同じ割合で除去される。このエッチングが最適時点にお
いて停止されれば、液体による平面化効果は、多結晶シ
リコンに対して転写されることになる。当業者に自明な
さらに他の平坦化方法も採用することができる。
坦化方法においては、基板表面上に液体を塗布硬化さ
せ、それをエッチングし戻すことが含まれる。典型的に
は硬化されるこの液体は、硬化により固体フィルムとな
り、水平な上部表面をもたらす。典型的には、この液体
はスピンコーティングされた有機ポリマーであり、より
典型的にはホトレジストである。このホトレジストは平
均で約１μｍの厚みを有し、適当な熱処理によって平滑
化される。こうして得られる硬化液体を含む表面は次い
でエッチングされ、フィルム材料と多結晶シリコンとが
同じ割合で除去される。このエッチングが最適時点にお
いて停止されれば、液体による平面化効果は、多結晶シ
リコンに対して転写されることになる。当業者に自明な
さらに他の平坦化方法も採用することができる。
【００３７】平坦化工程は、図３に示されているように
フィールド酸化膜の領域から全ての多結晶シリコンが取
り除かれた場合に終了される。本発明によるこの平坦化
に続いて、第二の多結晶シリコン層２２（図４に初めて
示す）が、フィールド酸化膜領域上に相互接続ランナー
について回路設計で必要とされる厚みに堆積される。こ
の層は平坦な表面上に適用されるものであるから、これ
もまた平坦な上部表面を有し、その上にリソグラフィパ
ターン形成を行うためのホトレジストの均一なコーティ
ングを適用可能である。この第二の多結晶シリコン層は
本質的に相互接続及び接点として用いられるものである
から、高い電導度を有するのが好ましい。従ってそれは
耐火金属ケイ化物、タングステン、チタン、窒化チタ
ン、モリブデン、タンタル又は他の種々の導電性材料を
含有することができる。第二の多結晶シリコン層２２
は、第一の多結晶シリコン層２０と同じである必要はな
い。しかしながら、それは後続のアニーリング及び酸化
工程において用いられる温度及び雰囲気に耐性がなけれ
ばならず、また第一の多結晶シリコン層２０に対する適
切な電気的接点を形成しなければならない。加えて、第
二の多結晶シリコン層２２は、下側にある材料と望まし
くない反応を生じてはならない。
フィールド酸化膜の領域から全ての多結晶シリコンが取
り除かれた場合に終了される。本発明によるこの平坦化
に続いて、第二の多結晶シリコン層２２（図４に初めて
示す）が、フィールド酸化膜領域上に相互接続ランナー
について回路設計で必要とされる厚みに堆積される。こ
の層は平坦な表面上に適用されるものであるから、これ
もまた平坦な上部表面を有し、その上にリソグラフィパ
ターン形成を行うためのホトレジストの均一なコーティ
ングを適用可能である。この第二の多結晶シリコン層は
本質的に相互接続及び接点として用いられるものである
から、高い電導度を有するのが好ましい。従ってそれは
耐火金属ケイ化物、タングステン、チタン、窒化チタ
ン、モリブデン、タンタル又は他の種々の導電性材料を
含有することができる。第二の多結晶シリコン層２２
は、第一の多結晶シリコン層２０と同じである必要はな
い。しかしながら、それは後続のアニーリング及び酸化
工程において用いられる温度及び雰囲気に耐性がなけれ
ばならず、また第一の多結晶シリコン層２０に対する適
切な電気的接点を形成しなければならない。加えて、第
二の多結晶シリコン層２２は、下側にある材料と望まし
くない反応を生じてはならない。
【００３８】レジストがパターン形成された後に残って
いる３つのホトレジスト領域３０を図４に示す。次いで
ＲＩＥのような異方性エッチング工程が用いられて、多
結晶シリコンのエッチングが行われる。最も厚みのある
多結晶シリコンは薄いゲート酸化膜６上の領域にあるか
ら、これらの領域は最後に取り除かれ、過剰エッチング
が必要とされるのは、エッチング及び堆積工程における
なんらかの不均一さを補償する場合のみである。十分に
選択的なＲＩＥその他のエッチング工程については、フ
ィールド酸化膜領域上のより薄い多結晶シリコンが早め
に取り除かれ、より厚みのあるフィールド酸化膜は、凹
部１６にある多結晶シリコンを取り除くための過剰エッ
チングに耐える。所望の選択性を有するゲートエッチン
グ工程は、当業者には周知である。例えば適切な反応性
イオンエッチング工程では、ハロゲン含有ガス、例えば
Cl2，HBr，CF4その他の混合物をヘリウム又はアルゴン
といった不活性ガスと組み合わせて用いることができ
る。誘電体とゲート材料との間でのエッチング割合の制
御は、ガスの比率及び場合によってはエッチング剤のパ
ワーを変化させることによって達成される。本発明によ
れば、多結晶シリコンをエッチングするための好ましい
混合物の一つは、ヘリウム、臭化水素及び塩素ガスを容
量比５：２：２で含んでいる。
いる３つのホトレジスト領域３０を図４に示す。次いで
ＲＩＥのような異方性エッチング工程が用いられて、多
結晶シリコンのエッチングが行われる。最も厚みのある
多結晶シリコンは薄いゲート酸化膜６上の領域にあるか
ら、これらの領域は最後に取り除かれ、過剰エッチング
が必要とされるのは、エッチング及び堆積工程における
なんらかの不均一さを補償する場合のみである。十分に
選択的なＲＩＥその他のエッチング工程については、フ
ィールド酸化膜領域上のより薄い多結晶シリコンが早め
に取り除かれ、より厚みのあるフィールド酸化膜は、凹
部１６にある多結晶シリコンを取り除くための過剰エッ
チングに耐える。所望の選択性を有するゲートエッチン
グ工程は、当業者には周知である。例えば適切な反応性
イオンエッチング工程では、ハロゲン含有ガス、例えば
Cl2，HBr，CF4その他の混合物をヘリウム又はアルゴン
といった不活性ガスと組み合わせて用いることができ
る。誘電体とゲート材料との間でのエッチング割合の制
御は、ガスの比率及び場合によってはエッチング剤のパ
ワーを変化させることによって達成される。本発明によ
れば、多結晶シリコンをエッチングするための好ましい
混合物の一つは、ヘリウム、臭化水素及び塩素ガスを容
量比５：２：２で含んでいる。
【００３９】多結晶シリコンをエッチングした後の断面
を図５に示す。図示の如く、第一及び第二の多結晶シリ
コン層２０及び２２の大体の部分はエッチングにより取
り去られ、パターン形成されたホトレジスト領域３０に
より保護された領域の下側に、相互接続ランナーが残さ
れている。図５に示した構造が得られたならば、製造工
程は継続されるが、その場合の他の工程は前述したよう
に、ソース及びドレーン領域からのゲート酸化膜の洗
浄、金属相互接続の形成といった、技術的に一般的に用
いられるものである。
を図５に示す。図示の如く、第一及び第二の多結晶シリ
コン層２０及び２２の大体の部分はエッチングにより取
り去られ、パターン形成されたホトレジスト領域３０に
より保護された領域の下側に、相互接続ランナーが残さ
れている。図５に示した構造が得られたならば、製造工
程は継続されるが、その場合の他の工程は前述したよう
に、ソース及びドレーン領域からのゲート酸化膜の洗
浄、金属相互接続の形成といった、技術的に一般的に用
いられるものである。
【００４０】
【発明の効果】上述した平坦化技術を用いることによ
り、パターン形成すべき表面は十分に平坦となり、多結
晶シリコンは現在の技術を用いて±0.1マイクロメート
ル未満の許容誤差を有する平均ライン幅へとエッチング
可能であることが見い出された。勿論、より精巧な加工
技術が発展するにつれて、この許容誤差は改善される。
しかし全ての場合について、本発明により提供される平
坦化表面は、従来の非平坦プロセスの場合よりも改善さ
れた許容誤差を得ることを可能ならしめるものである。
り、パターン形成すべき表面は十分に平坦となり、多結
晶シリコンは現在の技術を用いて±0.1マイクロメート
ル未満の許容誤差を有する平均ライン幅へとエッチング
可能であることが見い出された。勿論、より精巧な加工
技術が発展するにつれて、この許容誤差は改善される。
しかし全ての場合について、本発明により提供される平
坦化表面は、従来の非平坦プロセスの場合よりも改善さ
れた許容誤差を得ることを可能ならしめるものである。
【００４１】本発明の別の実施態様においては、第一の
多結晶シリコン層は、フィールド酸化膜の段差に相互接
続ランナーを加えたものに必要とされる厚みよりも幾ら
か厚く堆積される。この層は次いでＣＭＰその他の工程
により、多結晶シリコン層が実質的に平坦となるまで平
坦化される。このときフィールド酸化膜はまだ露出され
ていない。このことは、フィールド酸化膜の段差の高さ
に少なくとも等しいだけの量の多結晶シリコンを取り除
くことを必要とする。次いで平坦化された表面に対して
ホトレジストが適用され、パターン形成されて図５に示
す構造が生成される。本発明の方法のこの実施態様は、
先に述べた実施例の場合よりも、平坦化工程の間におけ
る多結晶シリコンの除去速度についてより正確な制御を
必要とする。しかし第二の多結晶シリコン層の堆積工
程、及び多結晶シリコンとフィールド酸化膜との間で高
い選択性を有するＣＭＰ工程に対する必要性を排除する
という利点を有する。
多結晶シリコン層は、フィールド酸化膜の段差に相互接
続ランナーを加えたものに必要とされる厚みよりも幾ら
か厚く堆積される。この層は次いでＣＭＰその他の工程
により、多結晶シリコン層が実質的に平坦となるまで平
坦化される。このときフィールド酸化膜はまだ露出され
ていない。このことは、フィールド酸化膜の段差の高さ
に少なくとも等しいだけの量の多結晶シリコンを取り除
くことを必要とする。次いで平坦化された表面に対して
ホトレジストが適用され、パターン形成されて図５に示
す構造が生成される。本発明の方法のこの実施態様は、
先に述べた実施例の場合よりも、平坦化工程の間におけ
る多結晶シリコンの除去速度についてより正確な制御を
必要とする。しかし第二の多結晶シリコン層の堆積工
程、及び多結晶シリコンとフィールド酸化膜との間で高
い選択性を有するＣＭＰ工程に対する必要性を排除する
という利点を有する。
【００４２】上記の論述及び添付図面は本質的にＭＯＳ
デバイスに関するものであるが、本発明の方法を他のデ
バイスの製造に用いることができないという理由は、基
本的に存在しない。現在公知のある種のバイポーラ又は
ＢｉＣＭＯＳ製造工程においては、図５に示されている
のと類似してはいるが多結晶シリコンと下側のシリコン
基板との間に薄いゲート酸化膜のない構造が製造されね
ばならない。これらのデバイスにおいては、多結晶シリ
コンが典型的にはエミッタ接点に用いられ、また場合に
よってはベース及びコレクタ接点に用いられる。バイポ
ーラデバイスにおいてはゲート酸化膜は使用されないか
ら、多結晶シリコンと下側のシリコンアクティブ領域と
の間でのエッチング選択性は存在しない。従って、過剰
エッチング及びそれに起因するバイポーラトランジスタ
の破壊は、潜在的に深刻な問題である。これに対処する
ために、フィールド酸化膜を平坦化して段差を除去し、
かくして多結晶シリコンゲートの過剰エッチング及びそ
れによる下側のシリコンに対する攻撃を最小限のものと
するべく、精密な技術がしばしば採用される。ゲート材
料それ自体が平坦化される本発明の工程は、これらのバ
イポーラ及びＢｉＣＭＯＳ技術の要求を同様に十分に満
たすものであり、フィールド酸化膜を平坦化させる必要
性を回避する。
デバイスに関するものであるが、本発明の方法を他のデ
バイスの製造に用いることができないという理由は、基
本的に存在しない。現在公知のある種のバイポーラ又は
ＢｉＣＭＯＳ製造工程においては、図５に示されている
のと類似してはいるが多結晶シリコンと下側のシリコン
基板との間に薄いゲート酸化膜のない構造が製造されね
ばならない。これらのデバイスにおいては、多結晶シリ
コンが典型的にはエミッタ接点に用いられ、また場合に
よってはベース及びコレクタ接点に用いられる。バイポ
ーラデバイスにおいてはゲート酸化膜は使用されないか
ら、多結晶シリコンと下側のシリコンアクティブ領域と
の間でのエッチング選択性は存在しない。従って、過剰
エッチング及びそれに起因するバイポーラトランジスタ
の破壊は、潜在的に深刻な問題である。これに対処する
ために、フィールド酸化膜を平坦化して段差を除去し、
かくして多結晶シリコンゲートの過剰エッチング及びそ
れによる下側のシリコンに対する攻撃を最小限のものと
するべく、精密な技術がしばしば採用される。ゲート材
料それ自体が平坦化される本発明の工程は、これらのバ
イポーラ及びＢｉＣＭＯＳ技術の要求を同様に十分に満
たすものであり、フィールド酸化膜を平坦化させる必要
性を回避する。
【００４３】本技術分野における当業者には、上述した
方法及び構造の数多くの設計変更を、本発明の思想及び
範囲から逸脱することなしに行い得ることが明らかであ
ろう。例えば、好ましい実施例は分離酸化膜を調製する
手段としてＬＯＣＯＳに関連して記述されたが、本発明
はまた、先ずフィールド酸化膜の均一な層を堆積し、次
いで酸化膜の局在領域をエッチングしてアクティブ領域
を生成することにより調製されたウェーハに対しても同
様に適用することができるものである。このような、そ
してまた他の改変は、特許請求の範囲内に含まれること
が意図されている。
方法及び構造の数多くの設計変更を、本発明の思想及び
範囲から逸脱することなしに行い得ることが明らかであ
ろう。例えば、好ましい実施例は分離酸化膜を調製する
手段としてＬＯＣＯＳに関連して記述されたが、本発明
はまた、先ずフィールド酸化膜の均一な層を堆積し、次
いで酸化膜の局在領域をエッチングしてアクティブ領域
を生成することにより調製されたウェーハに対しても同
様に適用することができるものである。このような、そ
してまた他の改変は、特許請求の範囲内に含まれること
が意図されている。
【図１】ＬＯＣＯＳにより改変されたシリコン基板の典
型的なアクティブ領域及びフィールド酸化膜を示す断面
図である。
型的なアクティブ領域及びフィールド酸化膜を示す断面
図である。
【図２】ＭＯＳトランジスタを製造するための本発明の
好ましい実施例の工程のうち、多結晶シリコン層の堆積
を示す断面図である。
好ましい実施例の工程のうち、多結晶シリコン層の堆積
を示す断面図である。
【図３】ＭＯＳトランジスタを製造するための本発明の
好ましい実施例の工程のうち、多結晶シリコン層の表面
の平坦化を示す断面図である。
好ましい実施例の工程のうち、多結晶シリコン層の表面
の平坦化を示す断面図である。
【図４】ＭＯＳトランジスタを製造するための本発明の
好ましい実施例の工程のうち、平坦化された表面に対す
るパターン形成を示す断面図である。
好ましい実施例の工程のうち、平坦化された表面に対す
るパターン形成を示す断面図である。
【図５】ＭＯＳトランジスタを製造するための本発明の
好ましい実施例の工程のうち、エッチングを示す断面図
である。
好ましい実施例の工程のうち、エッチングを示す断面図
である。
６ ゲート酸化膜 １０ シリコン基板 １２ フィールド酸化膜 １４ アクティブ領域 １６ 凹部 ２０ 第一の多結晶シリコン層 ２２ 第二の多結晶シリコン層 ３０ ホトレジスト領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (27)
- 【請求項１】 基板表面及びアクティブ領域を有する部
分的に製造された半導体デバイスを平坦化する方法であ
って、該方法が、 前記アクティブ領域を保護し、該アクティブ領域の外側
にフィールド酸化膜を成長させ、該フィールド酸化膜と
前記アクティブ領域との界面が少なくとも一つの段差を
有し、 前記アクティブ領域、フィールド酸化膜及びフィールド
酸化膜とアクティブ領域との界面上に第一の多結晶シリ
コン層を堆積し、該第一の多結晶シリコン層が半導体基
板から離れた側の上部表面を有し、 前記第一の多結晶シリコン層の上部表面を、それが前記
フィールド酸化膜の上部表面と実質的に同一平面となる
まで平坦化し、 前記第一の多結晶シリコン層の上部表面及び露出された
フィールド酸化膜の少なくとも一つの領域上に第二の多
結晶シリコン層を堆積し、該第二の多結晶シリコン層が
垂直方向の段差を実質的に有しない平坦な表面を有する
ことからなる方法。 - 【請求項２】 前記アクティブ領域がＭＯＳデバイスを
画定している、請求項１の方法。 - 【請求項３】 前記アクティブ領域が、バイポーラデバ
イスの少なくとも一つの部分を画定している、請求項１
の方法。 - 【請求項４】 平坦化を行う段階が、化学−機械的研磨
により行われる、請求項１の方法。 - 【請求項５】 化学−機械的研磨が、シリカ粒子及び水
性アルカリ溶液を含む研磨媒体を用いる、請求項４の方
法。 - 【請求項６】 前記第二の多結晶シリコン層の平坦な表
面にパターン形成を行う段階をさらに含む、請求項１の
方法。 - 【請求項７】 前記第二の多結晶シリコン層が、耐火金
属ケイ化物、タングステン、チタン、モリブデン、タン
タル及び窒化チタンからなる群より選択された物質を含
む、請求項１の方法。 - 【請求項８】 多結晶シリコン層の少なくとも一方がゲ
ルマニウムを含む、請求項７の方法。 - 【請求項９】 基板表面及びアクティブ領域を有する部
分的に製造された半導体デバイスを平坦化する方法であ
って、該方法が、 前記アクティブ領域を保護し、該アクティブ領域の外側
にフィールド酸化膜を成長させ、該フィールド酸化膜と
前記アクティブ領域との界面が少なくとも一つの段差を
有し、 前記アクティブ領域、フィールド酸化膜及びフィールド
酸化膜とアクティブ領域との界面上に多結晶シリコン層
を相似的に堆積し、該多結晶シリコン層が基板から離れ
た側の上部表面を有し、 前記多結晶シリコン層の上部表面を平坦化して該上部表
面に実質的に段差がないようにし、前記平坦化が前記多
結晶シリコン層の厚みを所定レベルまで減ずるのに十分
な多結晶シリコンを取り除き、 前記多結晶シリコン層の上部表面にパターン形成を行っ
てアクティブ領域上にデバイス素子領域を画定すること
からなる方法。 - 【請求項１０】 アクティブ領域がＭＯＳデバイスを画
定し、パターン形成段階でゲートが画定される、請求項
９の方法。 - 【請求項１１】 アクティブ領域が、バイポーラデバイ
スの少なくとも一つの部分を画定している、請求項９の
方法。 - 【請求項１２】 平坦化段階が化学−機械的研磨により
行われる、請求項９の方法。 - 【請求項１３】 化学−機械的研磨が研磨媒体を用い、
該媒体がシリカ粒子と水性アルカリ溶液からなる、請求
項１２の方法。 - 【請求項１４】 前記多結晶シリコン層が、耐火金属ケ
イ化物、タングステン、チタン、モリブデン、タンタル
及び窒化チタンからなる群より選択された物質を含む、
請求項９の方法。 - 【請求項１５】 多結晶シリコンがゲルマニウムを含
む、請求項１４の方法。 - 【請求項１６】 請求項１の方法により製造された、平
坦化され部分的に製造された半導体デバイス。 - 【請求項１７】 請求項９の方法により製造された、平
坦化され部分的に製造された半導体デバイス。 - 【請求項１８】 請求項１の段階を含む方法により製造
された半導体デバイス。 - 【請求項１９】 請求項９の段階を含む方法により製造
された半導体デバイス。 - 【請求項２０】 基板及びフィールド酸化膜を有する部
分的に製造された半導体デバイスを平坦化する方法であ
って、前記フィールド酸化膜が露出された上部表面と前
記基板に接する下部表面を有するものにおいて、前記方
法が、 フィールド酸化膜の選択領域をエッチングしてアクティ
ブ領域を画定し、 前記フィールド酸化膜の上部表面上に第一の多結晶シリ
コン層を相似的に堆積し、該第一の多結晶シリコン層が
基板から離れた側に露出された上部表面を有し、 前記第一の多結晶シリコン層の上部表面を、それが前記
フィールド酸化膜の上部表面と実質的に同一平面となる
まで平坦化し、 前記第一の多結晶シリコン層の上部表面上に第二の多結
晶シリコン層を堆積し、該第二の多結晶シリコン層が実
質的に段差を有しない表面を有し、 前記アクティブ領域上に堆積された前記多結晶シリコン
の領域をエッチングしてゲートを形成することからなる
方法。 - 【請求項２１】 前記アクティブ領域がＭＯＳデバイス
を画定している、請求項２０の方法。 - 【請求項２２】 前記アクティブ領域が、バイポーラデ
バイスの少なくとも一つの部分を画定している、請求項
２０の方法。 - 【請求項２３】 請求項２０の段階を含む方法により製
造された半導体デバイス。 - 【請求項２４】 基板及びフィールド酸化膜を有する部
分的に製造された半導体デバイスを平坦化する方法であ
って、前記フィールド酸化膜が露出された上部表面と前
記基板に接する下部表面を有するものにおいて、前記方
法が、 フィールド酸化膜の選択領域をエッチングしてアクティ
ブ領域を画定し、 アクティブ領域を含む前記フィールド酸化膜の上部表面
上に多結晶シリコン層を相似的に堆積し、該多結晶シリ
コン層が基板から離れた側に露出された上部表面を有
し、 前記多結晶シリコン層の上部表面を平坦化して該上部表
面に実質的に段差がないようにし、前記平坦化が前記多
結晶シリコン層の厚みを所定レベルまで減ずるのに十分
な多結晶シリコンを取り除き、 前記多結晶シリコン層の上部表面にパターン形成及びエ
ッチングを行ってアクティブ領域上にゲートを画定する
ことからなる方法。 - 【請求項２５】 アクティブ領域がＭＯＳデバイスを画
定する、請求項２４の方法。 - 【請求項２６】 アクティブ領域が、バイポーラデバイ
スの少なくとも一つの部分を画定している、請求項２４
の方法。 - 【請求項２７】 請求項２４の段階を含む方法により製
造された半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87449392A | 1992-04-27 | 1992-04-27 | |
| US874493 | 1992-04-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621054A true JPH0621054A (ja) | 1994-01-28 |
Family
ID=25363916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5100879A Pending JPH0621054A (ja) | 1992-04-27 | 1993-04-27 | 平坦化された多結晶シリコンゲートを備えた集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0621054A (ja) |
| KR (1) | KR930022481A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172168A (ja) * | 1995-12-19 | 1997-06-30 | Nec Corp | 半導体装置の製造方法 |
| US5946548A (en) * | 1996-08-13 | 1999-08-31 | Hitachi, Ltd. | Method for manufacturing a MISFET device where the conductive film has a thickness |
| US6917076B2 (en) | 1996-05-28 | 2005-07-12 | United Microelectronics Corporation | Semiconductor device, a method of manufacturing the semiconductor device and a method of deleting information from the semiconductor device |
| JP2016192470A (ja) * | 2015-03-31 | 2016-11-10 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム |
| CN114783953A (zh) * | 2022-06-21 | 2022-07-22 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制作方法 |
-
1993
- 1993-04-26 KR KR1019930006971A patent/KR930022481A/ko not_active Application Discontinuation
- 1993-04-27 JP JP5100879A patent/JPH0621054A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172168A (ja) * | 1995-12-19 | 1997-06-30 | Nec Corp | 半導体装置の製造方法 |
| US6917076B2 (en) | 1996-05-28 | 2005-07-12 | United Microelectronics Corporation | Semiconductor device, a method of manufacturing the semiconductor device and a method of deleting information from the semiconductor device |
| US5946548A (en) * | 1996-08-13 | 1999-08-31 | Hitachi, Ltd. | Method for manufacturing a MISFET device where the conductive film has a thickness |
| JP2016192470A (ja) * | 2015-03-31 | 2016-11-10 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム |
| CN114783953A (zh) * | 2022-06-21 | 2022-07-22 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制作方法 |
| CN114783953B (zh) * | 2022-06-21 | 2022-09-16 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930022481A (ko) | 1993-11-24 |
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