JPH11186162A - アライメント・マーク・コントラストの強調方法 - Google Patents
アライメント・マーク・コントラストの強調方法Info
- Publication number
- JPH11186162A JPH11186162A JP10275261A JP27526198A JPH11186162A JP H11186162 A JPH11186162 A JP H11186162A JP 10275261 A JP10275261 A JP 10275261A JP 27526198 A JP27526198 A JP 27526198A JP H11186162 A JPH11186162 A JP H11186162A
- Authority
- JP
- Japan
- Prior art keywords
- workpiece
- height
- semiconductor wafer
- silicon dioxide
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
の際にはアライメント・マークとして用いることができ
る構成を有する半導体ウエハ・ワークピースを提供する
こと。 【解決手段】 半導体ウエハ・ワークピース(10)の
表面に、ワークピースの表面において隣接する2層の材
料を設ける。その上で、一方の材料の高さが他方の材料
の高さよりも低くなるように、平坦な表面をエッチング
する。これによって、一方の材料(18)が他方の材料
(20)と隣接する位置に、小さなバンプ(42)が形
成される。このバンプが、後続の動作に対して、アライ
メント・マークとして機能する。
Description
に用いる半導体ウエハのワークピースのアライメント
(位置合わせ)に関し、更に詳しくは、実質的に平坦な
表面を有する半導体ワークピース上にエッチングされた
アライメント・マークを提供し、それによって、後続の
処理動作のためにワークピースの正確なアライメントを
サポートする方法に関する。
ジスタ構造を1つの半導体基板(ダイ)の上に形成する
ことのできる可能性に基づいている。そのような構造を
形成する際には、複数のダイが、半導体ウエハに基礎を
おく1つのワークピースの上に同時に作成されることが
多い。ここでいう複数のダイの作成とは、ワークピース
の全体に対して作用する動作と、一度にはワークピース
の一部に対して作用するような動作と、を含む所定の一
連の処理動作を表す。後者のグループの処理動作に関し
ては、ワークピースの特定の部分を処理するためには、
その処理動作を実行する装置は、所望の部分に正確にか
つ信頼性をもってアライメントを行い、処理動作を実行
し、次の部分に移動することができなければならない。
ワークピースの所望の位置への正確なアライメントを行
うことによって、その処理動作において作成されている
構造は、それ以前に形成された下位の構造と正確にアラ
イメントされることになる。
ライメント・マークの存在が要求されるのが典型的であ
る。普通、このマークは、ワークピースの表面上で見る
ことができる所定の「バンプ」(bumps)である。ワー
クピースの最上位の表面は平坦ではない、すなわち、多
数の「峰や谷」を含むのが通常であるので、多くのバン
プは、アライメント・マークとして機能することができ
る。結果的に、処理装置は、形態的なアライメント・マ
ークからの反射(又は、「コントラスト」)の検出に基
づいて非常に正確で信頼できるアライメントを達成する
ことができる。
面を実質的に平坦とすることが、多くの場合、望まれ
る。ワークピースの表面を形態的に平坦にするために
は、ワークピースの全体に、化学的機械的研磨(CM
P)などの平坦化方法を施すことができる。ワークピー
ス表面の形態的な平坦性を得ることの理由や、種々の平
坦化方法の詳細は、本発明の範囲には含まれず、従っ
て、ここでこれ以上述べることはしない。
に、実質的に平坦なワークピース表面を得るために、ア
ライメント・マークの数とサイズとが、減少又は削減さ
れることになる。その結果として、ワークピースの表面
が実質的に平坦になると、後続の動作に関して、正確で
信頼性のあるワークピースを得ることが、不可能ではな
いとしても、困難になる。この問題に対する従来の解決
策は、ワークピース表面を部分的にだけ研磨し、それに
よって、ワークピースのアライメントを行うのに用いる
いくつかの形態的なバンプを残しておくことであった。
従って、この従来型の解決策では、平坦化方法が、部分
的な平坦性だけを達成することが要求される。しかし、
平坦化方法があまりにうまく機能しすぎると、アライメ
ントが困難になるという問題が生じてしまう。更に、平
坦化方法があまりに拙劣にしか機能しない場合には、平
坦化の効果が、そもそも生じない。
坦なワークピース表面を達成しながら、依然として信頼
できるアライメント・マークが残るような方法である。
に平坦な表面を有する半導体ワークピース上に、後続の
プロセス動作においてそのワークピースの正確なアライ
メントをサポートするエッチングされたアライメント・
マークを提供する方法によって、上述の課題が解決さ
れ、技術的な進歩がなされる。ある実施例では、半導体
ワークピースの表面は、ワークピースの表面において隣
接する2層の材料を含む。例えば、ワークピースは、複
数のバイアを形成する二酸化シリコンなどの絶縁性材料
から成る層と、バイアの中のプラグを形成するタングス
テンなどの導電性材料から成る層とを含む。この方法
は、実質的に平坦な表面をエッチングして一方の材料の
高さを、他方の材料の高さよりも低くなるように、減少
させる。例えば、タングステン・プラグは、周囲の二酸
化シリコンの高さよりも低い高さまでエッチングするこ
とができる。二酸化シリコンがタングステンに隣接する
位置には、小さなバンプが生じる。更に、後続の動作に
よって、このアライメント・マークの形態的な差異が、
反復され、更には、強化される。
でない半導体ワークピース10は、その上に谷14aや
峰14bを有するシリコン・ウエハ12(破線で示され
ている)を含む。シリコン・ウエハ12は、谷14a及
び峰14bと共に、集合的に「ベース・ウエハ」と称さ
れ、参照番号16によって識別される。ワークピース1
0は、部分的に製作されているだけであり、一連の処理
動作の途中である。その動作の中には、ベース・ウエハ
16の上に二酸化シリコン18を積層することが含まれ
る。二酸化シリコン18は、ベース・ウエハ16の形態
(topography)にほぼ一致し、谷14a及び峰14bを
示す。更に、二酸化シリコンには、フォトリソグラフィ
動作とエッチング動作とが施され、バイア18’が形成
される。バイア18’は、二酸化シリコン18からベー
ス・ウエハ16まで延長している。金属層20は、二酸
化シリコン18の上に積層されてバイア18’を充填
し、それによって、プラグ20’を形成し、二酸化シリ
コン18を被覆する。ただし、ベース・ウエハ16と二
酸化シリコン18と金属層20とから成るこの特定の構
成は、ここでの説明のための単なる例である。本発明の
実施例は、この技術分野の当業者であれば容易に理解す
るように、多くの他の一連のプロセス動作にも適用され
る。
平坦でないワークピース10を平坦化するように機能す
る。このようにして、平坦なワークピース10aが、平
坦でないワークピース10から得られる。このような平
坦化は、平坦でないワークピース10を化学的機械的研
磨することによって達成することができる。平坦なワー
クピース10aは、平坦でないワークピース10とは対
照的に、実質的に平坦な表面22を有している。すなわ
ち、表面22は、滑らかで平らであり、明らかな形態的
な変動を示さない。
動作は、次に、金属層が平坦なワークピース10a上に
積層され、プラグ20’と接続されることを要求する。
積層された金属層は、表面22にほぼ一致し、従って、
やはり、実質的に平坦な表面を有する。しかし、これで
は、後続の処理動作(例えば、フォトリソグラフィによ
るパターニング)は、ワークピースを正確に位置合わせ
するのに用いるために十分な形態的変動を有しないこと
になり、問題が生じる。
む代わりに、ワークピース10aは、エッチング・プロ
セスを施され、中間的なワークピース10bとなる。例
を挙げると、プラグ20’がタングステンで構成されて
いる場合には、過フッ化炭化水素(フルオロカーボン)
を用いた等方性又は異方性どちらかのドライ・プラズマ
・エッチングか、又は、過酸化水素を用いた等方性ウェ
ット・エッチングが、実行される。当業者であれば、適
切なエッチングに関する化学的事項及びパラメータを知
っているはずであるので、エッチング動作に関しては、
これ以上の詳細な説明は行わない。
中間的なワークピース10bの表面24は、ワークピー
ス10a(図3)の表面22のように、実質的に平坦な
ままである。しかし、二酸化シリコン18とタングステ
ン・プラグ20’との化学的特性が異なっているので、
小さなくぼみ(idention) 40が、プラグ20’に形
成される。くぼみ40は、典型的には50Åから500
Åの範囲にあり、二酸化シリコン18の上面18cより
も下である比較的浅い深さを有している。プラグ20’
と二酸化シリコン18との間の接合部における高さの差
が、バンプ42を形成するために十分な非平坦性を与え
る。
ており、中間的なワークピース10bに対して、所定の
一連の処理動作が継続される。この例では、次のプロセ
ス動作は、金属の積層であり、アルミニウム合金などの
金属が、積層される。従って、新たなワークピース10
cが形成される。ワークピース10cは、積層されたア
ルミニウム合金から成る最上位層44を有し、これは、
表面24にほぼ一致し、従って、バンプ42を、新たな
バンプ46として複製及び/又は増大させる。バンプ4
6は、後続の処理動作のためにワークピース10cを正
確に位置合わせするためのアライメント・マークとして
機能することができる。
中間的なワークピース10b(図3)を形成したエッチ
ング・プロセスを用いる代わりに、別のエッチング・プ
ロセスによって、中間的なワークピース10dを生じさ
せる。例えば、フッ化物ベースのエッチングが実行さ
れ、ワークピース10aの表面22のように、実質的な
平坦であるままとなる中間的なワークピース10dの表
面48が生じる。しかし、二酸化シリコン18とタング
ステン・プラグ20’との化学的特性が異なっているの
で、小さなくぼみ50が、二酸化シリコン18の内部に
形成される。くぼみ50は、典型的には50Åから50
0Åの範囲にあり、プラグ20’の上面20dよりも下
である比較的浅い深さを有している。二酸化シリコン1
8とプラグ20’との間の接合部における高さの差が、
バンプ52を形成するために十分な非平坦性を与える。
ており、中間的なワークピース10dに対して、所定の
一連の処理動作が継続される。上述の例の続きとして、
アルミニウム合金が積層されると、新たなワークピース
10eが形成される。ワークピース10eは、積層され
たアルミニウム合金から成る最上位層54を有し、これ
は、表面48にほぼ一致し、従って、バンプ52を、新
たなバンプ56として複製及び/又は増大させる。バン
プ56は、後続の処理動作のためにワークピース10e
を正確に位置合わせするためのアライメント・マークと
して機能することができる。
が、上述の開示内容については、広範囲の修正、変更及
び代替が可能であり、ある場合には、本発明のいくつか
の特徴は、それ以外の特徴が対応して存在していなくと
も、用いることができる。例えば、平坦化は、多くの異
なる方法によって生じ、又は、異なる処理動作の後で生
じ得る。いつ又はどのようにして平坦化が生じるかとは
無関係に、選択的なエッチングによって2つの隣接する
材料の間に高さの差が作られ、それによって、強化され
たアライメント・マークとして用いられる適切なコント
ラストを提供するバンプが作られる。従って、冒頭の特
許請求の範囲は、本発明の範囲との一貫性を有するよう
に、広く解釈されるべきである。
の様々な導電性及び絶縁性の構造を含む例示的な平坦で
ない半導体ワークピースの部分的な断面図である。
クピースを図解している。
動作によって表面にくぼみが形成された後の図2の半導
体ワークピースを図解している。
体ワークピースを図解している。
動作によって表面にくぼみが形成された後の図2の半導
体ワークピースを図解している。
体ワークピースを図解している。
Claims (24)
- 【請求項1】 バイアと共に形成された半導体ウエハ・
ワークピースのアライメント・マーク・コントラストを
強化する方法であって、 金属層を、前記半導体ウエハ・ワークピースの上と前記
バイアの中とに積層するステップと、 前記半導体ウエハ・ワークピースを研磨し、前記バイア
の内部に位置していない前記金属層を除去するステップ
と、 前記バイアの中の1つの内部の前記金属層をエッチング
し、前記1つのバイアの内部の前記金属層の高さを、前
記1つのバイアに隣接する前記半導体ウエハ・ワークピ
ースの高さよりも低くなるまで減少させ、それによっ
て、前記1つのバイアの内部の前記金属層と前記半導体
ウエハ・ワークピースの残りとの接合部によって、強化
されたアライメント・マーク・コントラストを提供する
ようにするステップと、 を含むことを特徴とする方法。 - 【請求項2】 請求項1記載の方法において、前記積層
するステップは、化学的気相成長法(CVD)によって
実行することを特徴とする方法。 - 【請求項3】 請求項1記載の方法において、前記エッ
チングのステップのための化学処理は、過フッ化炭化水
素(フルオロカーボン)を用いた等方性ドライ・プラズ
マ・エッチング、過フッ化炭化水素を用いた異方性ドラ
イ・プラズマ・エッチング、過酸化水素を用いた等方性
ウェット・エッチング、無機酸を用いた等方性ウェット
・エッチングから成るグループから選択されることを特
徴とする方法。 - 【請求項4】 請求項1記載の方法において、前記エッ
チングのステップにより、約50Åから約500Åの前
記1つのバイア内の金属層の高さを、そのバイアに隣接
する前記半導体ウエハの高さよりも低くなるまで減少さ
れることを特徴とする方法。 - 【請求項5】 請求項1記載の方法において、前記研磨
するステップは、化学的機械的研磨を行うステップであ
ることを特徴とする方法。 - 【請求項6】 請求項1記載の方法において、前記金属
層は、前記半導体ウエハ・ワークピースの二酸化シリコ
ンを被覆するタングステンであることを特徴とする方
法。 - 【請求項7】 請求項4記載の方法において、前記研磨
するステップは、化学的機械的研磨を行うステップであ
ることを特徴とする方法。 - 【請求項8】 バイアと共に形成された半導体ウエハ・
ワークピースのアライメント・マーク・コントラストを
強化する方法であって、前記ワークピースは、そのワー
クピースを被覆し前記バイアを充填する金属層を含む、
方法において、 前記バイアの内部に位置していない前記金属層を除去す
るステップと、 前記バイアの中の1つの内部の前記金属層の高さを、前
記1つのバイアに隣接する前記半導体ウエハの高さより
も低くなるまで減少させるステップと、 を含んでおり、前記1つのバイアの内部の前記金属層の
高さと、前記1つのバイアに隣接する前記半導体ウエハ
・ワークピースの高さとの高さの差が、アライメント・
マーク・コントラストを提供することを特徴とする方
法。 - 【請求項9】 請求項8記載の方法において、前記除去
するステップによって、前記半導体ウエハ・ワークピー
スの表面を実質的に平坦化されることを特徴とする方
法。 - 【請求項10】 請求項8記載の方法において、前記高
さの差は、約50Åから約500Åのオーダーであるこ
とを特徴とする方法。 - 【請求項11】 請求項8記載の方法において、前記金
属層はタングステンであり、前記金属層に隣接する前記
半導体ウエハ・ワークピースは二酸化シリコンを含むこ
とを特徴とする方法。 - 【請求項12】 請求項8記載の方法において、前記減
少させるステップは、過フッ化炭化水素を用いた等方性
ドライ・プラズマ・エッチング、過フッ化炭化水素を用
いた異方性ドライ・プラズマ・エッチング、過酸化水素
を用いた等方性ウェット・エッチングから成るグループ
から選択されるエッチング化学処理を用いるエッチング
を含み、前記除去するステップは、好ましくは前記タン
グステンを前記二酸化シリコンまで研磨する化学的機械
的研磨によって実行されることを特徴とする方法。 - 【請求項13】 バイアと共に形成された半導体ウエハ
・ワークピースのアライメント・マーク・コントラスト
を形成する方法であって、 金属を、前記半導体ウエハ・ワークピース表面上の二酸
化シリコンの上と前記バイアの中とに積層するステップ
と、 好ましくは、前記二酸化シリコンの除去のために前記金
属を除去し、前記表面上の前記金属を除去して、前記表
面を実質的に平坦化するステップと、 前記半導体ウエハ・ワークピースの表面上の前記二酸化
シリコンの一部分の高さを減少させるステップと、 を含み、前記一部分の高さは、前記一部分に隣接する前
記バイアの中の1つの内部の前記金属の高さよりも短い
距離であり、それによって、前記アライメント・マーク
・コントラストのために、前記一部分の前記金属の高さ
と前記二酸化シリコンの高さとの高さの差を提供するこ
とを特徴とする方法。 - 【請求項14】 請求項13記載の方法において、前記
金属層の除去の後の前記二酸化シリコンは、実質的に平
坦であり、前記アライメント・マーク・コントラストを
提供する小さなくぼみ部分を含むことを特徴とする方
法。 - 【請求項15】 請求項13記載の方法において、前記
金属はタングステンであり、前記除去するステップは、
前記タングステンを前記二酸化シリコンまで研磨する化
学的機械的研磨であることを特徴とする方法。 - 【請求項16】 実質的に平坦であり、2つの隣接する
材料を含む平面を有する半導体ウエハ・ワークピース上
にアライメント・マークを形成する方法でああって、 前記表面上でエッチング動作を実行し、第1の材料の高
さを第2の材料の高さよりも低くなるまで減少させるス
テップと、 前記エッチングされた表面の上に層を積層するステップ
と、 を含み、前記層は、前記2つの材料の接合部に前記アラ
イメント・マークを形成することを特徴とする方法。 - 【請求項17】 請求項16記載の方法において、前記
第1の材料は導電性であり、前記第2の材料は絶縁性で
あることを特徴とする方法。 - 【請求項18】 請求項16記載の方法において、前記
第1の材料は絶縁性であり、前記第2の材料は導電性で
あることを特徴とする方法。 - 【請求項19】 実質的に滑らかな表面を有する半導体
ワークピースであって、 前記実質的に滑らかな表面の一部を形成する絶縁層に形
成された複数のホールと、 前記ホール内に積層され非金属層に隣接しており、前記
実質的に滑らかな表面の別の一部を形成する金属層と、 を備えており、前記金属層と前記絶縁層とのどちらか一
方はエッチングされ、それによって、前記エッチングさ
れた層の高さが他方の層の高さよりも僅かに低くなって
おり、 前記2つの層の接合部が、この半導体ウエハ・ワークピ
ースのアライメント・マークを提供することを特徴とす
る半導体ワークピース。 - 【請求項20】 請求項19記載の半導体ワークピース
において、前記2つの層の高さの差は、約50Åから5
00Åのオーダーであることを特徴とする半導体ワーク
ピース。 - 【請求項21】 半導体ウエハ・ワークピースであっ
て、 シリコン・ウエハと、 前記シリコン・ウエハの上にあり、表面が平坦でない半
導体構造と、 前記半導体構造の上にあり、表面が平坦でない二酸化シ
リコンであって、この二酸化シリコンを通過して前記半
導体構造に至るバイアが形成されている二酸化シリコン
と、 前記バイアのそれぞれを占める金属であって、前記バイ
アの中の1つの前記金属は、その1つのバイアに隣接し
その1つのバイアを形成する二酸化シリコンに対して表
面下に位置する少なくとも一部分を有し、前記バイアの
残りすべては、前記二酸化シリコンに対して表面がほぼ
平坦であり、 前記バイアの前記1つを形成する二酸化シリコンに対し
て表面下に位置する一部分を有する前記バイアの中の前
記1つの金属の接合部は、アライメント・マーク・コン
トラストを提供することを特徴とする半導体ウエハ・ワ
ークピース。 - 【請求項22】 請求項21記載の半導体ウエハ・ワー
クピースにおいて、前記2つの層の間の高さの差は、約
50Åから500Åのオーダーであることを特徴とする
半導体ワークピース。 - 【請求項23】 半導体ウエハ・ワークピースであっ
て、 シリコン・ウエハと、 前記シリコン・ウエハの上にあり、表面が平坦でない半
導体構造と、 前記半導体構造の上にあり、表面が平坦である二酸化シ
リコンであって、この二酸化シリコンを通過して前記半
導体構造に至るバイアが形成されているが、ただし、前
記バイアの中の1つに隣接する前記二酸化シリコンの小
さなくぼみ部分は表面が平坦ではない、二酸化シリコン
と、 前記バイアを占める金属であって、前記二酸化シリコン
に対して実質的に平坦である金属と、 を備えており、前記金属と前記小さなくぼみ部分との接
合部は、アライメント・マーク・コントラストを提供す
ることを特徴とする半導体ウエハ・ワークピース。 - 【請求項24】 請求項23記載の半導体ウエハ・ワー
クピースにおいて、前記2つの層の間の高さの差は、約
50Åから500Åのオーダーであることを特徴とする
半導体ワークピース。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US940156 | 1997-09-29 | ||
US08/940,156 US5863825A (en) | 1997-09-29 | 1997-09-29 | Alignment mark contrast enhancement |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11186162A true JPH11186162A (ja) | 1999-07-09 |
Family
ID=25474341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10275261A Pending JPH11186162A (ja) | 1997-09-29 | 1998-09-29 | アライメント・マーク・コントラストの強調方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5863825A (ja) |
JP (1) | JPH11186162A (ja) |
KR (1) | KR100518150B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
JP2008152083A (ja) * | 2006-12-19 | 2008-07-03 | Sharp Corp | 半導体装置及びその製造方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6114215A (en) * | 1998-07-06 | 2000-09-05 | Lsi Logic Corporation | Generating non-planar topology on the surface of planar and near-planar substrates |
US6500750B1 (en) * | 1999-04-05 | 2002-12-31 | Motorola, Inc. | Semiconductor device and method of formation |
US6576529B1 (en) * | 1999-12-07 | 2003-06-10 | Agere Systems Inc. | Method of forming an alignment feature in or on a multilayered semiconductor structure |
US6489242B1 (en) | 2000-09-13 | 2002-12-03 | Lsi Logic Corporation | Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures |
US6319836B1 (en) | 2000-09-26 | 2001-11-20 | Lsi Logic Corporation | Planarization system |
US6391768B1 (en) | 2000-10-30 | 2002-05-21 | Lsi Logic Corporation | Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure |
US6607967B1 (en) | 2000-11-15 | 2003-08-19 | Lsi Logic Corporation | Process for forming planarized isolation trench in integrated circuit structure on semiconductor substrate |
US6439981B1 (en) | 2000-12-28 | 2002-08-27 | Lsi Logic Corporation | Arrangement and method for polishing a surface of a semiconductor wafer |
DE102004014676B4 (de) * | 2004-03-25 | 2009-05-14 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit Hilfsvertiefung, insbesondere mit Ausrichtmarken, und integrierte Schaltungsanordnung |
JP2005301056A (ja) * | 2004-04-14 | 2005-10-27 | Hitachi Displays Ltd | 表示装置とその製造方法 |
US8475650B2 (en) * | 2007-10-31 | 2013-07-02 | China Petroleum & Chemical Corporation | Pre-passivation process for a continuous reforming apparatus, and passivation process for a continuous reforming apparatus during the initial reaction |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63271979A (ja) * | 1987-04-28 | 1988-11-09 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0461218A (ja) * | 1990-06-29 | 1992-02-27 | Canon Inc | 半導体装置、その製造方法およびアライメント法 |
JPH0588353A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | 露光マスクの製造方法 |
JPH05259135A (ja) * | 1991-06-06 | 1993-10-08 | Lsi Logic Corp | 半導体装置表面の溝の平坦化方法 |
JPH07142379A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | 半導体装置およびその製造方法 |
JPH09162280A (ja) * | 1995-12-04 | 1997-06-20 | Nec Corp | 半導体装置の製造方法 |
JPH10125680A (ja) * | 1996-10-18 | 1998-05-15 | Sumitomo Metal Ind Ltd | 多層配線の形成方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
EP0465152B1 (en) * | 1990-06-29 | 1996-03-20 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
US5532516A (en) * | 1991-08-26 | 1996-07-02 | Lsi Logic Corportion | Techniques for via formation and filling |
US5514616A (en) * | 1991-08-26 | 1996-05-07 | Lsi Logic Corporation | Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures |
US5310455A (en) * | 1992-07-10 | 1994-05-10 | Lsi Logic Corporation | Techniques for assembling polishing pads for chemi-mechanical polishing of silicon wafers |
US5270255A (en) * | 1993-01-08 | 1993-12-14 | Chartered Semiconductor Manufacturing Pte, Ltd. | Metallization process for good metal step coverage while maintaining useful alignment mark |
US5271798A (en) * | 1993-03-29 | 1993-12-21 | Micron Technology, Inc. | Method for selective removal of a material from a wafer's alignment marks |
US5477086A (en) * | 1993-04-30 | 1995-12-19 | Lsi Logic Corporation | Shaped, self-aligning micro-bump structures |
US5503962A (en) * | 1994-07-15 | 1996-04-02 | Cypress Semiconductor Corporation | Chemical-mechanical alignment mark and method of fabrication |
KR0155835B1 (ko) * | 1995-06-23 | 1998-12-01 | 김광호 | 반도체 장치의 얼라인 키 패턴 형성방법 |
US5700383A (en) * | 1995-12-21 | 1997-12-23 | Intel Corporation | Slurries and methods for chemical mechanical polish of aluminum and titanium aluminide |
US5705320A (en) * | 1996-11-12 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recovery of alignment marks and laser marks after chemical-mechanical-polishing |
-
1997
- 1997-09-29 US US08/940,156 patent/US5863825A/en not_active Expired - Lifetime
-
1998
- 1998-08-25 KR KR10-1998-0034422A patent/KR100518150B1/ko not_active IP Right Cessation
- 1998-09-29 JP JP10275261A patent/JPH11186162A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63271979A (ja) * | 1987-04-28 | 1988-11-09 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0461218A (ja) * | 1990-06-29 | 1992-02-27 | Canon Inc | 半導体装置、その製造方法およびアライメント法 |
JPH05259135A (ja) * | 1991-06-06 | 1993-10-08 | Lsi Logic Corp | 半導体装置表面の溝の平坦化方法 |
JPH0588353A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | 露光マスクの製造方法 |
JPH07142379A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | 半導体装置およびその製造方法 |
JPH09162280A (ja) * | 1995-12-04 | 1997-06-20 | Nec Corp | 半導体装置の製造方法 |
JPH10125680A (ja) * | 1996-10-18 | 1998-05-15 | Sumitomo Metal Ind Ltd | 多層配線の形成方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
JP4598306B2 (ja) * | 2001-05-28 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2008152083A (ja) * | 2006-12-19 | 2008-07-03 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR19990029345A (ko) | 1999-04-26 |
US5863825A (en) | 1999-01-26 |
KR100518150B1 (ko) | 2005-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3229278B2 (ja) | ダマシン金属回路パターンの平坦化方法 | |
JP3895987B2 (ja) | 半導体装置およびその製造方法 | |
EP0166141B1 (en) | Method of forming dielectric isolation | |
CN117476548A (zh) | 用于混合接合的化学机械抛光 | |
JPH11186162A (ja) | アライメント・マーク・コントラストの強調方法 | |
JP2560625B2 (ja) | 半導体装置およびその製造方法 | |
JPH10135211A (ja) | 半導体ウェハを平坦化する方法 | |
US11107726B2 (en) | Method for manufacturing bonding pad in semiconductor device | |
JP2005500687A (ja) | 平面化法と電解研磨との組み合わせを使用する半導体構造物の形成 | |
JP2007005401A (ja) | 半導体装置およびその製造方法 | |
JP3302142B2 (ja) | 半導体装置の製造方法 | |
US7033944B2 (en) | Dual damascene process | |
JP3348327B2 (ja) | 多層配線形成方法および構造 | |
JP2000012543A (ja) | 半導体集積回路装置の製造方法 | |
US6514858B1 (en) | Test structure for providing depth of polish feedback | |
US6881675B2 (en) | Method and system for reducing wafer edge tungsten residue utilizing a spin etch | |
US20060258158A1 (en) | Polish method for semiconductor device planarization | |
JP2000114259A (ja) | 半導体装置における配線の形成方法 | |
JPH10326779A (ja) | 半導体基板の平坦化方法 | |
US20230215734A1 (en) | Surface conversion in chemical mechanical polishing | |
TW405204B (en) | Method to control the etching process | |
JP2004158604A (ja) | 基板の製造方法 | |
JPH10214817A (ja) | 濠エッチバック用の傾斜付き誘電体エッチング工程 | |
US6541368B2 (en) | Metal lines of semiconductor devices and methods for forming | |
US20090098734A1 (en) | Method of forming shallow trench isolation structure and method of polishing semiconductor structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050927 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080228 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080527 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080530 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090401 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090630 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091001 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100826 |