JPH05259135A - 半導体装置表面の溝の平坦化方法 - Google Patents

半導体装置表面の溝の平坦化方法

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JPH05259135A
JPH05259135A JP4171630A JP17163092A JPH05259135A JP H05259135 A JPH05259135 A JP H05259135A JP 4171630 A JP4171630 A JP 4171630A JP 17163092 A JP17163092 A JP 17163092A JP H05259135 A JPH05259135 A JP H05259135A
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Abstract

(57)【要約】 【目的】 半導体装置の製造過程において表面の溝部分
を平坦化するにあたり、平坦化のプロセスを最適化し、
より完全に平坦化されかつ平坦化処理性を高め得るよう
にする。 【構成】 サンプル試料について平坦化のための研磨を
行ない、その間における各パラメータを測定し、その結
果を実際の製造過程にある半導体装置に適用して平坦化
のための研磨を行なう。また、硬質なキャップ層を用い
ることによって、過剰に彫り込まれてしまうことを防止
する、等の構成が適用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置につい
て、その製造過程において表面を平坦化（平面化）する
技術に関するものであり、より詳細には、活性領域に隣
り合ってアイソレーション領域を形成した結果によって
生じる不規則な表面凹凸形状、すなわち半導体装置が製
造される過程の中途においてアイソレーション領域と活
性領域との高さが異なることに起因して表面に不規則に
形成される凹凸形状（溝を有する形状）を平坦化（平面
化）する技術に関するものである。
【０００２】
【従来の技術】半導体装置における集積化された各トラ
ンジスタを互いに電子的にアイソレーション（分離）す
ることは、その半導体装置の“活性（アクティブ）”領
域の（ウェハーの面内における）側方を絶縁材料でアイ
ソレートすることにより達成される。この技術としては
次のような２つの技術が一般的である。 １） 活性領域を取囲むようにウェハーのシリコンを選
択的に酸化させる技術（“ＬＯＣＯＳ”すなわち局部的
シリコン酸化；Local Oxidation of Silicon）。 ２） 活性領域の周囲にシリコン酸化物のような絶縁材
料をデポジットさせる技術。後者の技術は、活性領域の
周囲に“溝（trench）”を形成してその溝に酸化物を充
填する技術として知られている。これは凹部酸化物充填
アイソレーション（ＲＯＩ：Recessed Oxide Isolatio
n）と称される。酸化物が充填される溝は、サブストレ
ートに対して数百オングストロームから数ミクロン（μ
ｍ）の深さで形成される。そのような技術の１つとして
は、溝を低温酸化物（ＬＴＯ；Low-Temperature Oxide
）で充填する技術を含む。以下この明細書において
は、溝を平坦化する技術としては、主にその溝がＬＴＯ
で充填される場合について説明する。
【０００３】図１には、半導体装置１０をその製造の中
間段階で示す。サブストレート１２は、その他方の面へ
向けてエッチングされた複数の溝１４（図では１つの溝
１４のみを示す）を有しており、その溝１４は、半導体
装置における活性なドープされた領域１６（図では２つ
の活性領域１６を示す）を取囲んでいる。活性領域１６
は、溝１４よりも隆起しており、これは時には“島状部
分”と称される。
【０００４】溝１４を形成するプロセスでは、典型的に
は、シリコン窒化物の如く相対的に硬質な材料からなる
パターン化された溝形成用マスク層１８が、溝部分のエ
ッチングを許容するような開口部を有した状態で形成さ
れる。図示の例では、溝形成用マスク層１８は島状部分
１６を覆っており、溝１４に対して垂直方向に並ぶ位置
においてその溝形成用マスク層１８に開口部が形成され
ている。溝１４を充填するため、二酸化ケイ素のような
絶縁材料２０が溝形成用マスク層１８の全体を覆うよう
に一律に形成され、しかもその絶縁材料２０が溝１４に
充填されるとともに、その溝１４から溢出しており、こ
れによって谷２２を持つ不規則な表面凹凸形状が形成さ
れている。以下の説明では、谷２２が層２０における溝
と考えることができる。活性領域１６を覆う過剰な絶縁
材料２０は除去される必要があり、その除去プロセスに
おいては、溝充填材料２０が活性領域（拡散領域）１６
と同一平面をなすように溝１４の部分を平坦化すること
が有利である（マスク１８は、その後の製造過程を許容
するために剥離除去されるであろう）。図１は、半導体
装置１０を、過剰な溝充填材料２０が除去され、かつ好
ましくは平坦化される直前の製造段階で示す。
【０００５】絶縁層が形成された後には、種々の過程で
のメタライズを含むその後の製造段階に先立って、半導
体装置の頂面を平滑化もしくは平面化（平坦化）してお
くことが望まれる場合が多い。ある場合には、薄くかつ
平坦化された絶縁層（２０）を残すか、または溝（１
４）内にのみ絶縁材料を残すべく島状領域上の過剰な材
料を除去するために、研磨技術が適用される。後者の場
合には、溝形成用マスク１８は、そのマスク材料（例え
ば窒化物）が、一般には除去されるべき材料（例えば酸
化物）よりも格段に硬質であることから、研磨停止用ス
トッパとして機能させることができる。
【０００６】図２は、図１に示される半導体装置１０に
対して平坦化を行なった後の状況を示す。アイソレーシ
ョン用酸化物２０は活性領域１６の相互間の溝１４の部
分にのみ残っていることが判る。
【０００７】溝アイソレーション構造を作るためには、
前述のようなプロセス段階以外の付加的なプロセス段
階、例えば溝内でのイオン押込み層および接合層の形成
などがあることが知られている。これらの付加的なプロ
セス段階は、この発明には特に密接に関係していないか
ら、説明の簡明化のためにその説明を省略する。
【０００８】
【発明が解決しようとする課題】溝構造の（研磨によ
る）平坦化に伴なう問題、特に従来技術で注目されてお
らずかつ重要とは考えられていなかった問題としては、
溝（例えば符号２２）の寸法によっては溝充填材料（例
えば酸化物）の溝の部分からの除去が“早過ぎ”ること
があり、この場合には平坦化の目的を損なってしまう。
換言すれば、溝の外側の部分の材料を除去すると同時
に、溝の内側の部分の材料を除去することは、平坦化の
点からは相反しているのである。
【０００９】図３および図４に、この点についての状況
を図示する。図示のように、サブストレート３２には溝
３４ａ，３４ｂが形成されてその隣り合う溝間に“島状
部分”３６ａ，３６ｂ，３６ｃが形成されており、この
ようなサブストレート３２を含んで半導体装置３０が構
成されている。溝３４ａ，３４ｂには酸化物３８が充填
されかつその溝から溢出している。このようにして一律
に形成された酸化物３８は、溝が形成されたサブストレ
ートの表面の凹凸形状に（ある程度）従い、そのサブス
トレートの凹凸に対応する谷４０，４２を有する不規則
な表面凹凸形状を呈している。溝部分の平坦化の問題、
すなわち溝部内の早過ぎる彫り下げの問題は、異なる寸
法すなわち異なる幅の複数の溝が存在する場合に顕著と
なる（一般的な場合は、全ての溝および谷の深さは均一
である）。この例では、溝３４ａは溝３４ｂよりも狭
く、谷４０は谷４２より狭い。
【００１０】図３に示されている各寸法の定義は次の通
りである。 ｔ0 ：酸化物３８の初期厚みである。過剰な酸化物を除
去した後には、ｔ0 は島状部分では零となる。この議論
のため、ｔ0 は溝の内側部分、外側部分において等しい
値であると仮定する。 ｔ1 ：過剰な酸化物を一部（ある程度）除去した段階に
おける、中間段階での酸化物３８の厚みである。 ｔ2 ：広い溝３４ｂの内側部分における溝充填材料の前
記中間段階での厚みである。 Ｗs ：狭い溝３４ａの幅である。 Ｗl ：広い溝３４ｂの幅である。 ｈ：表面の“凹凸形状”の初期の深さであり、この例で
は平坦化されるべき溝４０，４２が表面の“凹凸形状”
に相当するから、溝４０，４２の初期深さがｈである。
【００１１】“理想的”な場合には、谷４０，４２はそ
れぞれＷs ，Ｗl の幅を有する。
【００１２】図４に示されるように、研磨パッド４４
は、符号４６ａ，４６ｂに示されるような不規則な表面
を有する。これらのパッド形状は、単純には表面不規則
性に由来する。パッドには、半導体装置３０を研磨する
ために研磨粒（砥粒）（図示せず）が導入され、これら
の研磨粒は、典型的には溝の幅よりも格段に小さい。パ
ッド４４は弾性を有するから、その研磨面は、相対的に
狭い溝（例えば符号４０の溝）の底部からは材料を除去
しない反面、相対的に広い溝（例えば符号４２の溝）の
底部から材料を除去する傾向を有する。これは、研磨パ
ッドが完全に硬質ではなく、柔軟であって幅の広い溝内
に変形して入り込んでしまうことに起因する。
【００１３】再び図３に戻れば、研磨開始前の頂面の表
面凹凸形状は実線４８で示され、ある程度研磨が進行し
た段階での頂面の表面凹凸形状が破線５０で示されてい
る。明らかに、島状部分を覆う材料を（ｔ0 からｔ1 ま
で）除去する間において広い溝（４２）の内側に対応す
る部分で研磨パッドが材料を（ｔ0 からｔ2 まで）除去
すれば、平坦化の目的が損なわれ、研磨が続くことによ
って悪影響が生じる。
【００１４】その他の問題は、研磨の有効性の測定にあ
る。
【００１５】さらに他の問題は、溝の幅のばらつきが大
きいような場合における研磨の問題にある。
【００１６】また他の問題は、研磨がエッチングと比較
して遅いことである。
【００１７】したがってこの発明の目的は、ウェハーを
研磨することにより溝の部分を平坦化するにあたって、
そのプロセスを解読しかつ特徴付け、しかも最適化する
に適した手法で、その平坦化のプロセスの種々の相（モ
ード）を表わすような実用可能なモデルを提供すること
にある。
【００１８】さらにこの発明の目的は、ＬＴＯを充填し
た浅い溝の部分の平坦化に関しての技術の実際への適用
を実証することにある。
【００１９】この発明の他の目的は、完全に平坦な構造
を得るという目標に到達可能となるよう、平坦化プロセ
スを最適化するための、単純ではあるが包括的な方法を
提供することにある。
【００２０】さらにこの発明の目的は、特に溝アイソレ
ーションおよび研磨による平坦化の技術を適用した場合
における、半導体装置の製造性を改善することにある。
【００２１】またこの発明の他の目的は、広い溝の内側
において溝充填材料を薄くしてしまうこと（彫り込んで
しまうこと）を回避することによって、研磨プロセスに
おける平坦化の可能性を改善し、かつウェハーを横切る
方向へのアイソレーションの厚みの均一性を改善すると
ともに凹凸部分（溝）の寸法や形状、配置による影響を
少なくすることにある。
【００２２】さらにこの発明の目的は、研磨技術に固有
の低生産性を克服しつつ、アイソレーション構造の如く
突出部分と基準レベル部分とを有する凹凸形状を平坦化
し、かつ（もし必要であれば）その部分をさらに薄くす
るための技術を提供することにある。
【００２３】
【課題を解決するための手段】この発明では、前述のよ
うな課題を解決するため、例えば請求項１に記載したよ
うに、半導体装置の表面形状の不規則な凹凸を研磨する
ための方法であって、第１の凹凸形状を有するサンプル
試料を研磨する段階を備えており、前記サンプル試料研
磨段階は、研磨中における前記第１の凹凸形状の高さ
（ｈ）および幅（Ｗ）を測定する過程と、前記第１の凹
凸形状の形状アスペクト比（ＦＡＲ＝ｈ／Ｗ）を計算す
る過程と、研磨中における第１の凹凸形状の内側の除去
速度（Ｒｉ）および第１の凹凸形状の外側の除去速度
（Ｒｏ）を測定する過程と、相対研磨速度（ＲＰＲ＝Ｒ
ｉ／Ｒｏ）を計算する過程と、前記第１の凹凸形状の幅
（Ｗ）、ＲＰＲ、およびＦＡＲをプロットする過程、と
を有しており、さらに、前記第１の凹凸形状のプロット
の図形的な観察の結果に基いて、サンプル試料の前記第
１の凹凸形状に類似する第２の凹凸形状を有する半導体
装置を研磨する段階を備えていることを特徴としてい
る。
【００２４】また、例えば請求項６に記載したように、
半導体装置において面一となるように充填された溝を形
成するための方法であって、サンプル試料に深さｈの第
１の溝を形成する過程と、前記第１の溝が完全に充填さ
れかつ過剰材料が第１の溝の外へ溢出するように、溝充
填材料で前記第１の溝を充填する過程と、前記第１の溝
の外側における溝充填材料の厚み（ｔout ）を測定する
過程と、前記第１の溝の内側における溝充填材料の厚み
（ｔin）を測定する過程と、次の式 δ＝（ｔin／ｈ）（１−ｔout ／ｔin） によって表わされる評価値δを決定する過程と、種々の
時間間隔をもってサンプル試料を研磨する過程と、各時
間間隔においてｔout およびｔinを再測定する過程と、
各時間間隔において評価値δの標準偏差σδを計算する
過程と、前記評価値δおよび標準偏差σδから、プロセ
ス全体の挙動を反映する品質特性値Ｑを合成する過程
と、前記サンプル試料における第１の溝と同様な第２の
溝を有する半導体装置を、前記品質特性値Ｑに基いて研
磨する過程、とを有してなることを特徴としている。
【００２５】さらに、例えば請求項１０に記載したよう
に、半導体装置における充填されかつ溢れ出た溝を平坦
化するための方法であって、溝を形成する過程と、溝の
上方に位置しかつ一般に溝よりも狭い谷を形成するよう
に、前記溝充填材料で充填しかつ溢れ出させる過程と、
少なくとも前記谷に、溝充填材料よりも硬質な材料から
なるキャップ層を形成する過程と、前記溝充填材料およ
びキャップ層を、その溝充填材料が溝と同一平面となり
かつその溝から溢れ出ていない状態となるまで研磨する
過程、とを有してなることを特徴としている。
【００２６】そしてまた、例えば請求項１７に記載した
ように、基準レベルの部分とその基準レベルから突出す
る突出部分を含むような凹凸形状を有する半導体装置の
中間製品について、少なくとも前記突出部分を除去する
方法であって、第２の材料によって形成された突出部分
と基準レベル部分とを含む凹凸形状を有する半導体装置
の表面に、第１の材料からなるキャップ層を形成する過
程と、前記キャップ層に前記突出部分に対応する開口部
が充分に形成されるように、研磨する過程と、前記突出
部分を除去するように前記第２の材料を優先的にエッチ
ングする過程、とを有してなることを特徴としている。
【００２７】
【作用】この発明によれば、実際の製造過程にある半導
体装置における研磨されるべき凹凸形状と類似する凹凸
形状を有するサンプル試料を用い、そのサンプル試料に
対して研磨が実行される。サンプル試料における機械的
研磨による平坦化は、３つの異なる相（モード；段階）
に区分される。その各モードについて図３を参照して説
明する。 １．平面化モード：“平面化モード”においては、表面
の最も高い部分のみが除去される。これは、次のａ）も
しくはｂ）の場合に生じる。 ａ） 既に平坦となっている表面（図示しないが、ｔ2
＝ｔ1 ＋ｈの場合に存在する）の場合 ｂ） 研磨パッドが完全に平らでかつ硬質である場合
（このようなケースは現実にはほとんどあり得ない） ２．平滑化モード：“平滑化モード”においては、表面
の全ての部分が研磨されるが、その研磨速度が部分によ
って異なる。これは、（ｔ0 −ｔ2 ）＜（ｔ0 −ｔ1 ）
の場合に相当する。図３における破線がこの状況を示し
ている。 ３．一律研磨モード：“一律研磨モード”においては、
表面の全ての部分が等しい速度で除去される。これは、
（ｔ0 −ｔ2 ）＝（ｔ0 −ｔ1 ）の場合に相当する。
【００２８】この発明によれば、研磨の３つのモード
は、凹凸形状（溝）の幅（Ｗ；図３参照）および形状ア
スペクト比（ＦＡＲ）によって規定される。ここで、Ｆ
ＡＲは、ＦＡＲ＝ｈ／Ｗであり、“ｈ”は凹凸形状の段
差高さ（溝の深さ；図３参照）である。符号４０，４２
の形状についての寸法に関しては、Ｗs が符号４０の形
状の幅を、Ｗl が符号４２の形状の幅を表わすものとす
る。
【００２９】一般のプロセスでは、研磨時間は、溝充填
材料が頂部構造（島状部分３６）上から完全に除去され
るように定められている。さらに、その頂部から充填材
料が除去されるに要する時間よりも長い時間研磨するこ
とは無益である。したがって時間は独立したパラメータ
ではない。
【００３０】研磨のプロセスにおけるモードの移行は、
形状アスペクト比の変化の点から、したがって零へ向っ
て減少する残留段差高さ（ｈ）の変化によって決定付け
られる。
【００３１】これらの３つの研磨モードは、溝の内側部
分における研磨速度と溝の外側部分（島状部分の頂面上
の部分）における研磨速度との比である“相対研磨速
度”（ＲＰＲ）によって特徴付けられる。再び図３を参
照すれば、 ＲＰＲ＝（ｔ0 −ｔ2 ）／（ｔ0 −ｔ1 ） である。
【００３２】相対研磨速度（ＲＰＲ）は、数学的に次の
ような形式で表わすことができる。 ＲＰＲ＝ｄｔ2 ／ｄｔ1
【００３３】研磨速度（Ｐ）も、時間（Ｔ）に対する除
去厚み（Ｒ；研磨深さ）の導関数として次式で表わされ
る。 Ｐ＝ｄＲ／ｄＴ
【００３４】したがって、相対研磨速度ＲＰＲは、次の
ように定義される。
【００３５】ＲＰＲ＝｛ｄＲｉ／ｄ（ＦＡＲ）｝／｛ｄ
Ｒｏ／ｄ（ＦＡＲ）｝ ここで、ＲｉおよびＲｏは、それぞれ溝の内側部分、溝
の外側部分での除去厚み（研磨深さ）を表わす。
【００３６】さらに、ＲＰＲは、凹凸形状の寸法Ｗに関
係する。実際の研磨パッドは完全剛体ではないから、凹
凸形状の寸法に依存して、表面凹凸形状にある程度従っ
てしまう。
【００３７】表面の凹凸形状の寸法は、溝寸法で近似さ
せることができるが、原理的には研磨されつつある実際
の凹凸形状の寸法を求めるべきである。
【００３８】図５の（Ａ），（Ｂ）は、溝を形成したサ
ブストレート５８を覆う絶縁材料５６に形成された溝
（谷）５２，５４の部分を研磨するプロセスにおける、
初期の状態および中間状態を示す。またこれらの図に
は、研磨中において有効な段差寸法が変化した場合に、
パッドの柔軟性の観点からその時点の当面の寸法を測定
する必要があることが示されている。
【００３９】このことから、一般には、ＲＰＲは、部分
導関数を用いて、次のように表わされる。 ＲＰＲ ＝ΔＲｉ／ΔＲｏ ＝｛ｄＲｉ／ｄ（ＦＡＲ）＋ｄＲｉ／ｄＷ｝／｛ｄＲｏ／ｄ（ＦＡＲ）＋ ｄＲｏ／ｄＷ｝
【００４０】ＲＰＲは、プロセスにおいて溝の内側の部
分よりも溝の外側の部分において選択的に材料を除去す
るような可能性の尺度となる。平面化モードにおいて
は、溝の内側の部分では材料が除去されず、ΔＲｉ＝０
であるから、ＲＰＲ＝０である。一方一律研磨モードで
は、溝の内側部分と外側部分とで材料が等しい速度で除
去され、ΔＲｉ＝ΔＲｏであるから、ＲＰＲ＝１であ
る。０＜ΔＲｉ＜ΔＲｏの場合、すなわち平滑化モード
の支配下では、０＜ＲＰＲ＜１である。
【００４１】この発明の他の実施例では、ウェハー研磨
プロセスを最適化するために、単一の“品質”特性値
（指標値）が定義され、サンプル試料および／または実
際の製造品についてその品質特性値の測定を行なうこと
ができる。この技術は、実験手法としてのタグチ（Tagu
chi ）法を用いて最適化するに適しており、ことに全パ
ラメータについてのプロセスの感受性を低減させるに適
している。その品質特性値は、研磨挙動が良好になるに
つれて高くなるように設計されており、（研磨開始前
の）低い値からスタートして、ウェハーが平坦化される
に従ってその値が高くなり、最適な研磨時間に到達した
後には再び低くなるように設計されている。この品質特
性値は特にＬＴＯ−充填タイプの浅い溝についての平坦
化に適している。またこれは、研磨の最適化に関して、
プロセスの明確な終点目標と計画手法を提供することが
できる。またさらに、研磨結果の測定手法を提供するこ
とができる。
【００４２】この発明の１つの態様によれば、広い幅の
溝に関して、その溝における頂部レベル（開口端のレベ
ル）の位置に、溝充填材料を覆う相対的に硬質でかつ溝
よりも若干狭い幅のマスクを設けることによって、その
広い幅の溝を２つの狭い溝のような挙動を示させること
ができる。例えは、窒化物からなる薄い層（“キャッ
プ”層）を、溝付きのサブストレートを覆うＬＴＯ層上
に形成する。その窒化物の層は、初期段階では島状部分
の上の部分（サブストレートの溝の間の部分）と、ＬＴ
Ｏにおける溝（谷）の部分との両者においてＬＴＯ全体
を一律にカバーするように、非選択的に形成しても良
い。この場合、島状部分の上方の窒化物を研磨除去すれ
ば、サブストレートの溝における開口端レベルにおいて
ＬＴＯの谷の底に窒化物が残る。また窒化物は、ＬＴＯ
の溝内にのみ、選択的に設けても良い。いずれの場合
も、ＬＴＯの窪みの底は、それ以外の研磨されるべき部
分のＬＴＯ層よりも硬質となっている。ＬＴＯの窪みの
底部は、サブストレートの溝の開口幅より若干狭いか
ら、ＬＴＯの窪みの底に残る硬質な窒化物は、サブスト
レートの広い溝内のＬＴＯを彫り込んでしまうことを妨
げる研磨ストッパの機能を果たす。
【００４３】さらにこの発明によれば、半導体の凹凸形
状の隆起部分（突出部分）の除去については、先ず最初
にキャップ層を形成し、次いでそのキャップ層を充分に
突き抜けるように研磨し、これにより前記隆起部分上の
キャップ層に自己整列開口部を形成し、その後隆起部分
をエッチングすることによっても達成できる。この場
合、キャップ層を除去すれば、凹凸形状を平坦とするこ
とができる。また、（剥離される前の）キャップ層と凹
凸形状を構成していた材料とを均一にエッチングさせる
ことによって前記の結果による平坦な構造をさらに薄く
させることを継続しても良く、あるいはまたキャップ層
を除去してからエッチングを継続させても良い。
【００４４】その他のこの発明の目的、態様、長所は、
以下の記載によって明らかとなるであろう。
【００４５】
【実施例】
［研磨プロセスの各モードの特徴付け］この技術は、機
械的研磨によって平坦化を行なうプロセスについての媒
介モデルを誘導しかつそれを用いることに関する。より
具体的には、そのモデルは、研磨の動的挙動を洞察する
ことに寄与し、応用技術者に対する研磨プロセスの特徴
付けおよび最適化に寄与する。そのモデルは、例えば溝
付きのサブストレートを覆うように酸化物層をデポジッ
トして得られる凹部酸化物充填アイソレーション（ＲＯ
Ｉ；Recessed Oxide Isolation）構造の形成プロセスに
よって得られるような、溝（窪み）により取囲まれた隆
起領域（島状部分）を平坦化する場合の動的挙動を指し
示している。酸化物層も平坦化されることが望まれる。
【００４６】ここで、研磨プロセスは、次の３つのモー
ドによって特徴付けられる：“平面化モード”、このモ
ードでは凹凸形状の最も高い部分のみが除去される：
“平滑化モード”、このモードでは凹凸形状の全ての部
分（高い部分も低い部分も）除去されるが、それぞれ異
なる速度で除去される：“一律研磨モード”、このモー
ドでは表面の全ての部分が等しい速度で除去される。こ
のように研磨プロセスを特徴付けた目的は、結局は、一
律モードに所望の時点で移行するように、研磨されるべ
き凹凸形状について表面の不規則な凹凸を除去すること
にある。
【００４７】図６は、以下に述べるような、溝６４，６
６、島状部分６８ａ，６８ｂ，６８ｃおよび溝形成用マ
スク７０を有するサブストレートからなる半導体装置６
０を示している。被覆層７２、すなわち酸化物層７２
は、溝６４，６６に充填されかつそれから溢出するよう
にサブストレート６２上にデポジットされ、一般にはサ
ブストレートの不規則な（溝を有する）凹凸形状に従っ
た、溝７４，７６を有する不規則な表面凹凸形状を呈し
ている。その一般的ケースおよびそれに伴なう問題につ
いては既に述べた。
【００４８】“実際の”パラメータを用いれば、浅いシ
リコン溝６４，６６（深さ３５００〜４０００オングス
トローム）は、マスク７０（厚み２０００オングストロ
ーム）を用いてエッチングされ、ＬＴＯ７２が７０００
オングストロームの厚みで充填され、研磨されるべき５
０００オングストロームの段差を形成する。したがって
ｔ1 ＝ｔ2 ＝７０００オングストロームとなる。
【００４９】実験においては、８μｍから１．１４４mm
までの異なる幅の溝を、３０秒、６０秒、１５０秒およ
び２４０秒の種々の時間だけ研磨した。なおここで、異
なる研磨時間の試料としてそれぞれ別の異なるウェハー
を用いた。研磨の前および後に溝の内側部分、外側部分
についてそれぞれＬＴＯ厚みを測定した。溝の内側部分
および外側部分の酸化物の厚みに基いて、形状アスペク
ト比（ＦＡＲ）を各測定のたびごとに計算した。シリコ
ン段差高さは全て４０００オングトスロームであるとみ
なした。
【００５０】溝の内側部分、外側部分において除去され
た材料（７２）のデータについて、図７の（Ａ）〜
（Ｅ）に示す。ここで図中の実線は平均値線をあらわ
す。溝の内側部分についてのデータ（図７の（Ｃ）〜
（Ｅ））では、除去された厚みは対数で示す。図７の
（Ａ）〜（Ｅ）においてプロットされた多数のデータ点
は、４つに分かれた“小集団”を形成しており、これら
のデータ点の小集団はそれぞれの研磨時間に対応してい
る。各小集団内でのデータの分散は、ウェハーを横切る
方向への研磨の不均一性と、パッド圧力のばらつきと、
測定誤差と、その他の近似（すなわちシリコン段差高さ
を仮定したこと）などに起因している。
【００５１】形状アスペクト比（ＦＡＲ）に対する溝の
外側部分での除去厚み（Ｒｏ）は、研磨速度（ｄＲｏ／
ｄ（ＦＡＲ））が凹凸形状寸法（Ｗ）に依存するという
事実から、クロスターム（ＦＡＲ）Ｗを有する直線モデ
ルに良く適合していることが判る。この場合の関係は、
次式で与えられる。 Ｒｏ＝５４０．２＋９．２１６×１０-4（Ｗ）＋１６７
０２．９（ＦＡＲ）−３．０６９（ＦＡＲ）Ｗ
【００５２】この直線の傾配は、研磨速度をあらわし、
これは（溝の外側部分）の島状部分が大きくなるほど小
さい値となる。
【００５３】先ず溝の外側部分の除去厚みのデータに関
して、図７の（Ａ）のデータプロット（島状部分それ自
体は幅１５μｍ）について考慮すれば、各小集団内の多
数のデータポイントがいずれも平均値線にほぼ沿って並
んでおり、このことは、ＦＡＲが実際に決定ファクタと
なっていることを示す。（図７の（Ｂ）に示されるよう
な）溝の外側部分が大きい場合には、各小集団内のデー
タプロット点が水平方向に分散しており、このことは、
決定ファクタが溝の内側のＦＡＲ値ではなく、他のファ
クタ、例えば島状部分それ自体の寸法あるいはパッド圧
力のようなファクタであることを表わしている。
【００５４】溝の内側部分の除去厚みに関するデータ
は、次のような対数モデルに良く適合している。 ｌｎ（Ｒｉ）＝ａ（ＦＡＲ）＋ｂ ここで、ａおよびｂはＷについての係数である。すなわ
ち、 ｌｎ（ａ）＝ｃＷ＋ｄ 但し、ｃ＝−９．４５；ｄ＝
１．４３ ｂ＝ｆ＋ｇＷ1/2 但し、ｆ＝０．４０；ｇ＝０．０
２
【００５５】次いでＲＰＲが計算され、ＦＡＲおよびＷ
に対してプロットされた。図８は、相対研磨速度（ＲＰ
Ｒ）を溝寸法（Ｗ）および形状アスペクト比（ＦＡＲ）
の関数としてプロットした３次元グラフを示す。
【００５６】図８に示されるプロット結果には、異なる
研磨のモードが明瞭に示されており、かつあるモードか
ら他のモードへ、すなわち平面化モードから平滑化モー
ドを経て一律研磨モードへ研磨プロセスが移行する状況
が示されている。ＲＰＲは、対数スケールでnm（ナノメ
ートル）にて溝の寸法Ｗの関数として示されており、こ
の溝寸法について、モデル作成のために用いた典型的な
溝寸法、すなわち１０μｍ、６０μｍ、１mmに相当する
箇所を矢印で示した。他方の軸は形状アスペクト比（Ｆ
ＡＲ）を表わし、このＦＡＲは次式で与えられる。 ＦＡＲ＝（４０００＋ｔ1 −ｔ2 ）／（Ｗ−２ｓ）（オ
ングストローム）
【００５７】このＦＡＲは対数スケールで表わされ、溝
の幅が６０μｍの場合および１mmの場合についてのＦＡ
Ｒ値の拡がりの領域を矢印で示している。溝が８μｍの
場合については示していないが、この場合はＲＰＲ面に
おいて平面状に渡ってしまうからである。
【００５８】ＲＰＲは、平面化モードから平滑化モード
へ、さらに一律研磨モードへの移行を示すために、０か
ら１までのスケールでプロットされている。研磨による
段差高さの減少に伴なうＦＡＲの変化が、ＲＰＲ面に沿
って太い実線矢印８０により示されている。
【００５９】ＲＰＲ＝０の付近で寝ている面の部分は、
平面化モード（図８中にも“平面化モード”と記載して
いる）を示し、ＲＰＲ＝１を横切っている部分は、一律
研磨モード（図８中にも“一律研磨モード”と記載して
いる）を示す。これらの２つの領域の中間は、平滑化モ
ード（図８中に“平滑化モード”と記載）に相当する。
（１mmの）広い溝においてはアスペクト比が１０-3を越
える場合の有効なデータがないから、（示されている）
プロットの右側の部分ではＲＰＲを表わしていないが、
１であると予測される。
【００６０】このプロットによれば、１０μｍの溝で
は、この実験においてカバーしたＦＡＲのレンジの範囲
内では、常に平面化モードにあることが示される。６０
μｍの溝の場合は、平面化モードでスタートして、ＦＡ
Ｒ＜１０-2.5において平滑化モードに移行する。最後
に、１mmの溝の場合は常に一律研磨モードとなってい
る。もし当面の溝寸法（Ｗ）が、（図５の（Ａ）に示さ
れる如きスロープの溝の場合のように）ＦＡＲと同時に
変化する場合は、ＲＰＲ面における研磨進行系路（例え
ば符号８０）は、両方向に跨がる曲線に沿って上昇す
る。
【００６１】したがって、時間よりもむしろ形状アスペ
クト比、凹凸形状寸法（Ｗ）、および（溝の内側部分と
外側部分との）相対研磨速度についての観察を集合する
ことによって、溝部分の研磨についての有効な指標を見
出すことができるであろう。研磨のプロセスにおける３
つの区分されたモード、すなわち平面化モード、平滑化
モードおよび一律研磨モードについては、以上で明らか
である。
【００６２】このような論理方式によって、与えられた
プロセスもしくはハードウェアの挙動に反映させるよう
なパラメータを容易に求めることができる。この発明の
技術にしたがって研磨プロセスの移行を特徴化すること
によって、半導体製造を促進し、それにより処理量を増
すことができる。
【００６３】圧力も問題となるパラメータではあるが、
この論理方式では除外した。
【００６４】［品質特性値］ここでは、ウェハーの機械
的な（摩擦による）研磨を最適化するために、単一の
“品質特性値”（Ｑ）を定義する。
【００６５】図９には、サブストレート９２と、溝９４
と、溝９４に溢出充填されたＬＴＯ９６とを有する半導
体装置９０を示す。前述の実施例と同様に、ＬＴＯ９６
の頂面は不規則であって、サブストレートの溝に多かれ
少なかれ従った溝９８が存在している。ここで考慮する
パラメータは、溝の外側部分のＬＴＯの厚み（ｔout）
と、溝の内側部分でのＬＴＯの厚み（ｔin）である。シ
リコン溝段差高さはｈで定義され、残留段差高さすなわ
ちＬＴＯ凹凸形状９８の高さはｈ′で定義される。なお
この発明の技術はＬＴＯ−充填溝以外の技術にも適用可
能である。
【００６６】前述のように研磨挙動は、いくつかのパラ
メータ、すなわち研磨パッドのタイプ、スラリーの組成
および温度、プラテン、アームおよびチャック回転速
度、ウェハーに与えられる圧力、構造自体の設計（以下
で議論する“キャップ層”に関係する）などのパラメー
タに依存する。
【００６７】この発明では、単純ではあるが、平坦化の
プロセスを最適化するための包括的な方法を提案してい
る。その方法は、何を測定しかつ如何にデータを分析す
るかを定義し、単純な結果（良いか悪いか、より良いか
より悪いか）を与えるようなものでなければならない。
【００６８】最終的な目標は、図１０に示すように完全
に平坦な構造を得ることであり、この最終構造は、溝充
填材料、好ましくはＬＴＯが溝の外側部分のシリコン表
面と同じ高さとなっているような平坦な構造を意味す
る。
【００６９】最終目標に到達するため、“評価値”δが
次のように定義される。 δ＝（ｔin／ｈ）（１−ｔout ／ｔin） ここで、ｔinは溝（９４）の内側部分での溝充填アイソ
レーション材料厚みを、またｔout は溝（９４）の外側
部分での溝充填材料の厚みを意味する。
【００７０】研磨開始前においては、ｔinはほぼｔout
に等しい。また研磨完了時点では、ｔout ＝０となり、
δ＝ｔin／ｈは溝がどの程度充填されているかを表わ
す。完全に平坦な表面の場合は、図１０に示すようにδ
＝１となる。もし（溝９４内の）アイソレーシヨン材料
が薄くなる（彫り込まれる）状態が生じたとすれば、δ
＜１となる。このような状況は溝が極めて大きい（広
い）場合に生じやすい。
【００７１】図１１には、サブストレート１１２と、厚
さｍの溝形成用マスク１１４と、サブストレートに形成
された溝１１６と、溝１１６に充填−溢出されているＬ
ＴＯ溝充填材料１１８と、サブストレートの溝１１６の
上方において溝充填材料に形成されている谷（溝）１２
０とを有するテスト構造（テスト試料）１１０が示され
ている。溝１１６は、約４０００オングストロームの深
さであり、マスク１１４の厚みは、溝エッチング前に約
２０００オングストローム、溝エッチング後に約１３０
０オングストロームであり、さらに溝に充填−溢出して
いるＬＴＯ材料１１８の厚みは約７０００オングストロ
ームである。評価値（δ）は、そのδの性質（研磨前に
δがほぼ零、研磨後にδ＝ｔin／ｈ）を維持するよう
に、次のように計算される。 δ＝（ｔin／ｈ）｛１−ｔout ／（ｔin＋ｍ）｝ 溝形成用マスクとしては、干渉計を用いて溝形成用マス
クを越えての溝の外側部分でのＬＴＯ溝充填層の厚み
（例えばｔout ）の測定が可能となるように、窒化物で
はなく（通常の実際の半導体装置とは異なり）、ＬＴＯ
が用いられる。
【００７２】８μｍから１mmを越える種々の幅の溝がテ
ストウェハー上に形成され、このような種々の幅の溝
は、研磨がウェハーを横切る方向に不均一に進行するこ
とが多いという原理に基づき、品質特性値が異なる位置
における異なる寸法の複数の溝について決定され得るよ
うに、ウェハーを横切る方向に均一に分散している。パ
ターン認識機能を備えたワイルドレイツ（Wild Leitz）
自動膜厚測定システムがデータのサンプリングのために
用いられた。研磨時間としては、３０秒、６０秒、１５
０秒、２４０秒および６００秒が採用され、評価値
（δ）はこれらの各研磨時間のインターバル毎（研磨開
始前の“時間ゼロ”を含む）に計算される。
【００７３】図１２は、平均δ（評価値、すなわち効
率：ここでは“ｅｔａ”が“δ”を示す）を研磨時間の
関数として、標準偏差を表わす縦線とともに示す。この
グラフでは、効率（δ）対研磨時間の関係が明らかとな
っている。
【００７４】終点はδ＝１ばかりではなく、効率（δ）
の標準偏差（σδ）が最小とするような点であっても良
い。実際のプロセスでは、研磨時間は独立のパラメータ
でないと認識することが重要である。もちろん、ＬＴＯ
は、研磨速度の不均一性に関しての安全マージンを考慮
して溝の外側部分（すなわち島状部分の上）から除去さ
れなければならない。
【００７５】図１２によれば、代表的なＬＴＯ厚みにつ
いての典型的な研磨時間（約３５０秒）に相当する時間
で、δに“ピーク”があらわれている。その後δは、直
観的には認識しにくい結果であるが、再び減少してい
る。またこのグラフは、これも直観的には認識しにくい
結果であるが、研磨は（ＬＴＯ厚みについて分散する）
標準偏差が最大となるような点で停止させるべこである
ことを示している。
【００７６】この発明に従えば、δおよびσδの両者が
複合されてプロセスの全体挙動を反映する単一の関数を
なすように、品質特性値Ｑが創出される。Ｑは下記数２
で定義される。
【００７７】
【数２】 ここで、“ｔ”はδについての許容誤差範囲である。も
しｔ＝０．０３（±３％）であるならば、許容されるδ
は、０．９７＜δ＜１．０３の範囲内であることを意味
する。品質特性値（Ｑ）は、δが１に近付きかつσδが
零に近付く場合に増加する。
【００７８】図１３には、前述のような実験結果に基い
て、品質特性値（Ｑ）を研磨時間の関数として示してい
る。このグラフによれば、“Ｑ”は低いレベル（−１１
５００）からスタートし、（研磨が進行して）表面が平
坦になるに従い大きな値となる。より注目すべきこと
は、Ｑの曲線は（研磨時間２５０秒を越えた付近から）
平らとなっており、この事実は、その付近において図１
２に示される如くδについて明確なピークが生じている
ことから、δ値が高いこととσδ値が大きいこととの間
の妥協を表わしている。
【００７９】図１３を参照すれば、また前述の実験で利
用されたような典型的なプロセスパラメータに基づけ
ば、品質特性値（Ｑ）は研磨開始に伴なって急激に高く
なり、約２４０〜３００秒においてピークを示し、終点
（ｔout ＝０）を越えて研磨が進めば徐々に小さくなる
ことが判る。
【００８０】この発明の最初の２つの実施例（３つの異
なる研磨モードを定義すること、および品質特性値を定
義すること）は、研磨のメカニズムについて深い洞察を
与えている。その結果は、適切な方法で定量化され、半
導体装置の処理量、生産性の増大が期待され、プロセス
パラメータを、より確実に（すなわち経験的にではな
く）それぞれの構造に適合させることができる。
【００８１】［ハードマスキング］図１４〜図１９に
は、前述の技術から得られる、実際の半導体装置（テス
ト試料に対しての実際の半導体装置）の製造プロセスを
示し、ここでは形状アスペクト比（ｈ／Ｗ）を増加さる
ために付加的に“硬質マスク”を採用している。
【００８２】図１４は、サブストレート１４２と、２つ
の島状部分１４６をアイソレートする（分離する）溝１
４４を有する半導体装置１４０が示されている。溝１４
４は、以下に述べるようにパターン化された溝形成用マ
スク１４８を用いてエッチングすることによって形成さ
れる。
【００８３】アイソレーション酸化物（ＬＴＯ）のブラ
ンケット層１５０が半導体装置上に設けられており、こ
れには溝１４４の上方において谷１５２が形成されてい
る。適用される（すなわちデポジットされる）溝充填材
料１５０の量を適切にコントロールすることによって、
谷の底はサブストレートの表面レベルと同じかまたはそ
れより若干高いレベルとされ、またその谷の底は溝１４
４の中心上に位置している。図示のように、一般に軟質
なＬＴＯからなる層に形成される谷１５２の底部の幅寸
法ｗは、溝１４４の幅寸法Ｗよりも若干小さくなってい
る。
【００８４】図１４には、“初期”構造（例えばＬＴＯ
をデポジットした後の構造）を示し、図１５には、“望
ましい”構造（例えば島状部分１４６を覆う過剰なＬＴ
Ｏを除去しかつ窒化物マスク１４８を除去した後の構
造）を示す。島状部分１４６の上（溝の外側）のＬＴＯ
は、機械的な研磨によって除去される。
【００８５】図１６において図示されているように、好
ましくは窒化物からなる溝形成用マスクは、その研磨速
度がＬＴＯの研磨速度より遅いため、研磨中にその位置
に残って、研磨阻止層（研磨ストッパ）として機能す
る。ここで、前述のように、ＬＴＯを充填した大きい
（広い）溝（例えば２０μｍより広い溝）では、小さい
（狭い）溝（すなわち２０μｍより狭い溝）と比較し
て、薄くなる（彫り込まれる）傾向を有する。図１６に
は、サブストレート１６２と、１つの広い溝１６４ａ
と、３つの狭い溝１６４ｂを有する半導体装置１６０が
示されてる。２つの小さい島状部分１６６ａが、半導体
装置の“密な”領域内において隣り合う小さい溝の間に
あらわされており、１つの広い島状部分１６６ｂが大き
い溝１６４ａの隣にあらわれている。またパターン化さ
れた溝形成用マスク層１６８が示されている。溝１６４
ａ，１６４ｂは通常の手法でエッチングされる。
【００８６】図１７〜図２０には、溝充填材料（例えば
ＬＴＯ）よりも硬質な（すなわち研磨速度が遅い）材料
（例えば窒化物）からなる薄い層の（非選択的な）ブラ
ンケットデポジション層が、溝充填材料の上を（非選択
的に）覆うように形成されることからスタート（そのス
タート段階の状態を図１７に示す）する研磨プロセスの
過程を段階的に示す。図１７のような非選択的なブラン
ケット層を形成する代りに、図１８に示すように、溝充
填材料上に薄い硬質層（例えば窒化物）を選択的にデポ
ジットしても良く、この場合には図１７の状態の代りに
図１８の状態からプロセスをスタートさせることにな
る。
【００８７】図１７は、サブストレート１７２、溝１７
４、島状部分１７６、溝形成用マスク１７８および溝充
填材料の層１８０を有する、“製造プロセス中の”（完
成されていない）半導体装置１７０を示す。既に（図１
４に関して）述べたように、溝充填材料層１８０は、溝
１７４より狭くかつ溝１７４の中心上に位置する谷１８
２を有している。代表的なプロセスパラメータとして
は、溝形成用マスク１７８の窒化物厚みが１８００オン
グストローム、溝深さが４０００オングストローム、溝
充填材料（ＬＴＯ）の厚みが４５００オングストローム
である。
【００８８】薄い窒化物“キャップ”層１８４がＬＴＯ
１８０上にデポジットされている。その層１８４の代表
的な厚みは５００オングストロームである。
【００８９】溝部分をエッチングした後（層１８０およ
び層１８２をデポジットする前における、残留窒化物マ
スクの厚みは約１３００オングストロームである。
【００９０】図１８は、図１７の構造を部分的に研磨し
た構造を示し、この場合は、谷１８２の内の窒化物の層
１８４ａは残して、谷１８２の外側部分の窒化物キャッ
プ層１８４が除去されている。注目すべきことは、谷１
８２内の薄い窒化物層１８４ａは、マスク層１７８と同
じレベル、換言すればウェハーレベルと同じレベルにあ
ることである。既に述べたような、研磨挙動を特性化し
た技術は、谷１８２の外側のキャップ層の除去のコント
ロールに極めて有益である。
【００９１】図１９は、図１７に示される構造について
完全に研磨された状態を示し、この状態では、研磨スト
ッパとして機能したマスク層１７８が残っており、また
薄い窒化物層１８４ａが溝１７４の中心上の位置におい
て溝充填材料１８０の上に残っている。図１８に示され
るような研磨中間段階から、図１９に示されるような研
磨終了段階までの研磨過程においては、溝１７４は、見
掛け上、各々高い形状アスペクト比（ｈ／Ｗ）を有する
２つの小さい溝１７４ａが形成されているかの如き挙動
を示すことが容易に理解できる。既に述べたところから
明らかなように、そのような溝１７４は、研磨パッドの
柔軟性に起因して彫り込まれる（溝充填材料が薄くな
る）おそれが少ない。さらに、プロセスパラメータを注
意深く選択することによって、見掛け上の２つの溝１７
４ａは、ウェハー上の溝１７４よりも小さい他の溝（図
示せず）の幅と適合するように寸法を定めることができ
る。このような手法により、広い範囲で異なる寸法（例
えば幅）の凹凸形状を有するウェハーの全体について、
均一に研磨を行なうことができる。
【００９２】研磨後の窒化物マスク１７８の厚みは約９
００オングストロームである。
【００９３】窒化物キャップ層は、ＬＴＯ層上に選択的
にデポジットすることもできる。この場合、図１８は出
発点、すなわち“初期”構造を示すことになる。
【００９４】図２０に示す最終段階では、窒化物マスク
１７８および残留窒化物キャップ層１８４ａが除去され
る。
【００９５】本質的に、残留窒化物層（１８４ａ）は、
ウェハーを横切る方向への研磨速度の不均一性を“吸
収”する“バッファー”として機能する。さらに、この
ような不均一性は、アイソレーションＬＴＯには“反
映”されず、犠牲窒化物層（マスクおよびキャップ層）
を剥離することによって完全に排除される。このように
して、この発明によれば、平坦化プロセスを顕著に改善
することができる。
【００９６】実験においては、窒化物キャップ（１８４
ａ）を設けた場合のウェハー上の極めて広い（例えば１
mm以上）の溝には、窒化物キャップを設けない場合のウ
ェハーの溝よりも、厚くＬＴＯが残ることが観察され
た。その様子を、図２１の表に示し、この表では、各テ
ストウェハーについて測定した最小および最大の厚み
を、平均値および標準偏差とともに示す。窒化物キャッ
プ層を有する＃８、＃３、＃１３のウェハーでは、窒化
物キャップ層を持たない＃１５、＃１６、＃１２のウェ
ハーと比較して、ＬＴＯ厚みは最小厚みで考慮して約５
００オングストローム厚くなっている。
【００９７】さらに図２１の表には、既に述べたような
品質特性値（Ｑ）の観点から、両者の構造（窒化物キャ
ップ層の有る構造、無い構造）を比較した結果を示す。
窒化物キャップ層を有するウェハーでは、それを持たな
い場合よりも高い品質特性値があらわれることが容易に
観察される。したがってこの発明によれば、広い溝につ
いて平坦化するプロセスを顕著に改善することができ
る。
【００９８】この発明の窒化物キャップを採用すること
によって、極めて小さい溝も極めて大きい溝も良好に平
坦化させることができる。この発明によって与えられる
研磨の制御を充分に行えば、ＬＴＯ溢出充填材料のデポ
ジット量を減らすことができる。（この発明によらない
場合は、溝の内側部分におけるＬＴＯが初期状態から薄
くなっても支障が生じないように、予めＬＴＯを充分に
厚く充填−溢出させておく必要がある。） （１つのウェハーに多数のダイが形成されるような）実
際の半導体装置の製造においては、各ダイ間の切断線の
位置にテスト構造（テスト試料＝サンプル試料）を形成
することが有利である。
【００９９】［研磨およびエッチング］以上の説明で
は、純粋機械的研磨もしくは化学的−機械的研磨のいず
れにしろ、研磨によって平坦化を行なうことに関して述
べた。研磨は、突出した高い部分を迅速にクリヤー（除
去）できる可能性を有するが、表面が平滑化されてより
平坦となるに従い、バルク材料の除去速度は低下する。
湿式（化学的）エッチングによっても高速で材料を除去
することができる。
【０１００】より具体的には、アイソレーション構造の
研磨は、半導体装置の製造におけるいくつかの段階で、
実質的に平坦な面を作るための効果的な方法として用い
られている。
【０１０１】この発明によれば、アイソレーション酸化
物の如き構造を平坦化するために、研磨およびエッチン
グの両者を併用することが有利である。
【０１０２】図２２には、不規則凹凸形状１９２を含む
半導体装置１９０の一部分を示す。凹凸形状１９２のう
ちの部分１９２ａは、“基準”レベルにあり、これはウ
ェハーレベルかまたはそれより高い。そして凹凸形状１
９２のうちの部分１９２ｂは前記基準レベルから上方へ
突出している。例えば、凹凸形状１９２は、ＬＯＣＯＳ
酸化物によって形成されており、この場合には、部分１
９２ａはウェハーレベルにあって実質的に厚み零と考え
ることができ、一方突出部分１９２ｂは拡散層の間のア
イソレーション領域となっている。あるいはまた、凹凸
形状１９２が溝付きサブストレートを覆うＬＴＯ層（例
えば図４のＬＴＯ層２０参照）で形成されている場合に
は、部分１９２ａはアイソレーション領域内の最終厚み
を有し、突出部分１９２ｂは拡散領域を覆う部分となっ
ている。後者の場合には、（例えば溝付きサブストレー
トの）アイソレーション領域を覆う基準レベル部分１９
２ａは薄くすることが要求されるであろう。いずれの場
合も、突出部分１９２ｂを少なくとも基準レベル部分１
９２ａまで精密に平坦化することが要求される。
【０１０３】図２３は、研磨によって平坦化した後の凹
凸形状１９２を示す。この段階でも、既に述べたよたう
な研磨の技術が有効である。
【０１０４】平坦化されるべき構造における突出部分
（例えば１９２ｂ）のみを除去したい場合には、すなわ
ち選択的材料除去を行ないたい場合には、ブランケット
硬質マスクを適用して研磨によりそのマスクに開口部を
形成し、その後に突出部分を除去するための湿式エッチ
ングを行なうことができる。このプロセスを図２４の
（Ａ）〜（Ｄ）に示す。
【０１０５】図２４の（Ａ）は、不規則凹凸形状２０２
を含む半導体装置２００の一部を示す。図２２に示した
と同様に、凹凸形状２０２の部分２０２ａは“基準”レ
ベルにあり、これはウェハーレベルと同じかそれより高
く、また凹凸形状２０２の突出部分２０２ｂは基準レベ
ルから上方へ突出している。例えば、凹凸形状２０２が
ＬＯＣＯＳ酸化物によって形成されている場合、部分２
０２ａはウェハーレベルにあり、実質的に厚み零（存在
しない）と考えることができ、一方突出部分２０２ｂは
拡散領域の間のアイソレーション領域に相当する。ある
いはまた、凹凸形状２０２が溝付きサブストレートを覆
うＬＴＯ層（例えば図１のＬＴＯ層２０参照）によって
形成されている場合には、部分２０２ａはアイソレーシ
ョン領域における最終的な厚みを有し、突出部分２０２
ｂは拡散領域を覆う層に相当する。後者の場合は、（例
えば溝に形成された）アイソレーション領域を覆う基準
レベル部分２０２ａは、薄くすることが要求されるであ
ろう。またいずれの場合も、突出部分２０２ｂは少なく
とも基準レベル部分２０２ａのレベルまでは平坦化する
ことが要求される。ここで開示しているように、少なく
とも突出部分２０２ｂは除去され、その部分で凹凸形状
２０２が平坦化される。しかしながら、凹凸形状部分を
さらに薄くすることも可能であり、これはある意味で、
既に述べた“一律研磨モード”と対応する。但し、ここ
ではそのようなより一層の薄質化は（湿式もしくは乾式
の）エッチングによって行なわれる。
【０１０６】図２４の（Ａ）には、例えば、凹凸形状２
０２の部分の材料（例えば酸化物）とは異なる材料（例
えば窒化物）からなる薄い層２０４で覆われた凹凸形状
２０２を示す。厚みの比（酸化物：窒化物）は例えば２
０：１である。この段階では、図１７において窒化物キ
ャップ層について示した段階と対応する。この場合に
は、キャップ層２０４は凹凸形状２０２よりも硬質であ
る必要はないが、ある場合にはそれが好ましいこともあ
る。重要なのは、材料２０４として、材料２０２に対し
て優先的にエッチング（例えば化学的エッチンチグ）さ
れるような材料が選択されていることである。
【０１０７】図２４の（Ｂ）には、研磨後の凹凸形状２
０２を示す。この段階では、凹凸形状２０２の突出部分
２０２ｂに対応した位置において、“キャップ”層２４
０に開口部２０６が形成されている。ここで、凹凸形状
部分２０２の突出部分２０２ｂ上のキャップ層２０４が
除去された時点で、研磨は終了させられる。
【０１０８】図２４の（Ｃ）には、次の段階の終点での
状態を示し、この状態では凹凸形状２０２の突出部分２
０２ｂはエッチング除去されている。化学的（湿式）エ
ッチングが好ましいが、プラズマ（乾式）エッチングも
適用可能である。この段階の終点は、突出部分２０２ｂ
の高さを部分２０２ａのレベルと同じ位置とする迄であ
る。特定のプロセスパラメータは、エッチングされるべ
き材料（例えば酸化物）と、キャップ層２０４の材料
（例えば窒化物）に依存する。目標は、凹凸形状の非平
坦部分（例えば２０２ｂ）を、基準レベル（例えば予め
平坦となっている部分、例えば２０２ａ）に影響を与え
ることなくエッチングすることである。（図示しない
が）部分２０２ｂの高さが基準レベル部分２０２ａのレ
ベルより低くなるまで選択エッチングを続けることも可
能である。
【０１０９】図２０の（Ｄ）には、公知の技術によって
キャップ層２０４を剥離除去した後の凹凸形状部分２０
２を示す。その段階での表面形状は、平坦であるとみな
すことができる。ここで、全体形状をさらに薄質化する
ことが要求される場合には、如何なるエッチング技術を
用いても良い。また、より一層の均一な薄質化が要求さ
れる場合には、図２４の（Ｃ）の段階の後に、エッチン
グのプロセスパラメータを変更させて、キャップ層２０
４および凹凸形状部分２０２が均一にエッチングされる
ようにする。
【０１１０】複数の同様な凹凸形状（２０２）が１つの
ダイ上に、あるいは１つのウェハーに形成されている場
合、キャップ層（２０４）をダイ全体（あるいはウェハ
ー全体）に形成し、続いて、平坦化が要求される各凹凸
形状における各突出部分上にそれぞれ開口部（２０６）
が形成されるように研磨し、続いてエッチングを行なえ
ば良い。
【０１１１】研磨は、一般には湿式エッチングよりも遅
い。高速研磨を行なってから、この発明によるエッチン
グ技術を適用することによって、突出した高い部分を迅
速に研磨除去する能力が、高い部分にあった材料につい
ての純粋化学エッチング剤を用いての著しい高速での除
去とが組合わされる。研磨による正確さと、化学エッチ
ングによる除去の高速さとが組合わされ、これによって
生産性を著しく高めることができる。
【０１１２】以上述べたような、この発明の種々の実施
例説明を通して、“研磨”とは（例えば）米国特許第
４，９４０，５０７号に示されているような摩擦研磨
と、（例えば）米国特許第４，６７１，８５１号、第
４，９１０，１５５号、あるいは第４，９４４，８３６
号に開示されているような化学−機械的研磨との両者を
含む。
【０１１３】
【発明の効果】この発明の方法によれば、半導体装置の
製造過程中途において、半導体装置の表面の溝の部分を
平坦化するにあたり、その平坦化プロセスを最適化する
ことができ、これによって、より完全に平坦な表面を得
ることが可能となるとともに、平坦化のための処理時間
を短縮することができ、またウェハーを横切る方向への
厚みの均一性を増すことができる。
【図面の簡単な説明】
【図１】従来技術における、表面不規則凹凸形状を有す
る（したがって平坦化の必要のある）半導体構造を示す
断面図であり、この構造は、溝と、島状部分と、前記溝
に充填されかつ島状部分を覆う軟質な絶縁層を含んでい
る。
【図２】図１の半導体構造を研磨した後の断面図であ
り、ここで島状部分の上部は充填溝の上面と同一面とな
るように除去（平坦化）されている。
【図３】図１と同様に半導体構造の断面を略解的に示す
模式図であって、この発明で考慮しているパラメータを
も示している。
【図４】図３と同様に半導体構造の断面を略解的に示す
模式図であって、ここでは典型的な垂直段差を有する場
合の研磨時の状況が模式的に示され、またこの発明にお
ける３つの異なる研磨モードのうち２つのモードの状況
を認識できるように示している。
【図５】図５の（Ａ），（Ｂ）は、それぞれ図３と同様
に半導体構造の断面を略解的に示す模式図であって、よ
り具体的には、有効な段差寸法が研磨中に変化した場合
において、パッドの柔軟性の点から各時点での寸法を考
慮に入れなければならないことを示している。
【図６】図３と同様に半導体構造の断面を略解的に示す
模式図であって、より具体的には、この発明に従って研
磨特性描写のために用いたウェハー構造を示している。
【図７】図７の（Ａ）〜（Ｅ）は、それぞれこの発明に
従って、異なる幅の溝に関して除去厚みと形状アスペク
ト比との関係をあらわす実験データを示すグラフであ
る。
【図８】この発明の３つの異なる研磨モードをあらわす
ための３次元の立体グラフである。
【図９】溢出充填させた溝（平坦化が必要な凹凸形状）
を示すための半導体構造の模式的な断面図であって、こ
の発明における臨界的なパラメータをも示している。
【図１０】図９に示される半導体構造の平坦化後の状態
を示す模式的な断面図である。
【図１１】図９と同様に、半導体装置の実験的な構造を
示す略解的な断面図であり、この発明の技術を説明しか
つ実証するために用いられる。
【図１２】この発明に従って、研磨プロセスの評価値
（δ＝ｅｔａ）を研磨時間の関数として示すグラフであ
る。
【図１３】この発明に従って、研磨プロセスの品質特性
値（Ｑ）を研磨時間の関数として示すグラフである。
【図１４】図９と同様に、溢出充填された溝を有する半
導体装置の略解的な断面図である。
【図１５】図１４に示される半導体装置の平坦化後の状
態を示す略解的な断面図である。
【図１６】幅の広いＬＴＯ−充填溝の部分について薄質
化する場合の問題を表現するための、半導体装置の略解
的な断面図である。
【図１７】窒化物キャップ層を設けた場合のこの発明に
よる変形された構造の平坦化過程の１つの段階を示す略
解的な断面図である。
【図１８】図１７と同様に、窒化物キャップ層を設けた
場合のこの発明による変形された構造の平坦化過程の１
つの段階を示す略解的な断面図である。
【図１９】図１７と同様に、窒化物キャップ層を設けた
場合のこの発明による変形された構造の平坦化過程の１
つの段階を示す略解的な断面図である。
【図２０】図１７と同様に、窒化物キャップ層を設けた
場合のこの発明による変形された構造の平坦化過程の１
つの段階を示す略解的な断面図である。
【図２１】この発明において、ＬＴＯ−充填シャロー技
術についての品質特性値（Ｑ）を、窒化物キャップ層の
有無と対照させて示すための、実験データ図である。
【図２２】この発明に従った半導体装置の隆起部分の模
式的な断面図である。
【図２３】図２２に示される半導体装置の隆起部分の研
磨による平坦化後の状況を示す略解的な断面図である。
【図２４】図２４の（Ａ）〜（Ｄ）は、この発明に従っ
て窒化物キャップ層を形成した場合における、隆起部分
の除去過程を段階的に示す模式的な断面図であって、
（Ａ）は初期段階を、（Ｂ）は部分的（急速）研磨後の
段階を、（Ｃ）はエッチング後の段階を、（Ｄ）は残留
窒化物キャップ層を剥離させた後の段階を示す。
【符号の説明】
１０，３０，６０，９０，１４０，１６０，１７０，１
９０，２００ 半導体装置 ３２，５８，９２，１１２，１４２，１６２，１７２
サブストレート １４，３４ａ，３４ｂ，４０，４２，５２，５４，６
４，６６，７４，７６，９４，９８，１１６，１２０，
１４４，１５２，１６４ａ，１６４ｂ，１７４，１８２
溝 ２０，３８，５６，７２，９６，１１８，１５０，１８
０ 溝充填材料（絶縁層、酸化物層） ４４ 研磨パッド ７０，１１４，１４８，１６８，１７８ 溝形成用マス
ク １１０ サンプル試料（テスト試料） １８４，２０４ キャップ層 １８４ａ 残留キャップ層 ２０２ 凹凸形状
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニコラス エフ パッシュ アメリカ合衆国、カリフォルニア州 94044、パシフィカ、デソロ ドライブ 1470

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の表面形状の不規則な凹凸を
    研磨するための方法であって、 第１の凹凸形状を有するサンプル試料を研磨する段階を
    備えており、 前記サンプル試料研磨段階は、 研磨中における前記第１の凹凸形状の高さ（ｈ）および
    幅（Ｗ）を測定する過程と、 前記第１の凹凸形状の形状アスペクト比（ＦＡＲ＝ｈ／
    Ｗ）を計算する過程と、 研磨中における第１の凹凸形状の内側の除去速度（Ｒ
    ｉ）および第１の凹凸形状の外側の除去速度（Ｒｏ）を
    測定する過程と、 相対研磨速度（ＲＰＲ＝Ｒｉ／Ｒｏ）を計算する過程
    と、 前記第１の凹凸形状の幅（Ｗ）、ＲＰＲ、およびＦＡＲ
    をプロットする過程、とを有しており、 さらに、前記第１の凹凸形状のプロットの図形的な観察
    の結果に基いて、サンプル試料の前記第１の凹凸形状に
    類似する第２の凹凸形状を有する半導体装置を研磨する
    段階を備えていることを特徴とする、半導体装置表面の
    溝の平坦化方法。
  2. 【請求項２】 請求項１に記載の方法において、 前記半導体装置を研磨するプロセスを、平面化モードか
    ら平滑化モードを経て一律研磨モードへ向けて進行させ
    ることを特徴とする、半導体装置表面の溝の平坦化方
    法。
  3. 【請求項３】 請求項２に記載の方法において、 前記相対研磨速度（ＲＰＲ）がほぼ零の間は、半導体装
    置の研磨が前記平面化モードで進行し、 半導体装置の表面の全ての部分が異なる速度で除去され
    る際には、半導体装置の研磨が前記平滑化モードで進行
    し、 半導体装置の表面の全ての部分が実質的に等しい速度で
    除去される際には、半導体装置の研磨が前記一律研磨モ
    ードで進行することを特徴とする、半導体装置表面の溝
    の平坦化方法。
  4. 【請求項４】 請求項１に記載の方法において、 前記第２の凹凸形状が、溝付きのサブストレートを覆う
    ように設けられた絶縁層の表面の溝で構成されている、
    半導体装置表面の溝の平坦化方法。
  5. 【請求項５】 請求項１に記載の方法において、 前記第２の凹凸形状が、サブストレートにおける凹部酸
    化物充填アイソレーション（ＲＯＩ）用の溝に充填され
    かつそれから溢れ出ている低温酸化物（ＬＴＯ）層の表
    面の溝で構成されている、半導体装置表面の溝の平坦化
    方法。
  6. 【請求項６】 半導体装置において面一となるように充
    填された溝を形成するための方法であって、 サンプル試料に深さｈの第１の溝を形成する過程と、 前記第１の溝が完全に充填されかつ過剰材料が第１の溝
    の外へ溢出するように、溝充填材料で前記第１の溝を充
    填する過程と、 前記第１の溝の外側における溝充填材料の厚み（ｔ
    ｏｕｔ）を測定する過程と、 前記第１の溝の内側における溝充填材料の厚み
    （ｔｉｎ）を測定する過程と、次の式 δ＝（ｔｉｎ／ｈ）（１−ｔｏｕｔ／ｔｉｎ） によって表わされる評価値δを決定する過程と、 種々の時間間隔をもってサンプル試料を研磨する過程
    と、 各時間間隔においてｔｏｕｔおよびｔｉｎを再測定する
    過程と、 各時間間隔において評価値δの標準偏差σδを計算する
    過程と、 前記評価値δおよび標準偏差σδから、プロセス全体の
    挙動を反映する品質特性値Ｑを合成する過程と、 前記サンプル試料における第１の溝と同様な第２の溝を
    有する半導体装置を、前記品質特性値Ｑに基いて研磨す
    る過程、とを有してなることを特徴とする、半導体装置
    表面の溝の平坦化方法。
  7. 【請求項７】 請求項６に記載の方法において、 前記品質特性値が次式； 【数１】 （但し、“ｔ”はδについての許容誤差を示す）によっ
    て計算されることを特徴とする、半導体装置表面の溝の
    平坦化方法。
  8. 【請求項８】 請求項７に記載の方法において、 前記第２の溝が、溝付きのサブストレートを覆う絶縁層
    の谷であることを特徴とする、半導体装置表面の溝の平
    坦化方法。
  9. 【請求項９】 請求項８に記載の方法において、 前記第２の溝が、サブストレートにおける凹部充填酸化
    物アイソレーション（ＲＯＩ）用の溝に充填されかつこ
    れから溢れ出る低温酸化物（ＬＴＯ）層の表面の谷であ
    ることを特徴とする、半導体装置表面の溝の平坦化方
    法。
  10. 【請求項１０】 半導体装置における充填されかつ溢れ
    出た溝を平坦化するための方法であって、 溝を形成する過程と、 溝の上方に位置しかつ一般に溝よりも狭い谷を形成する
    ように、前記溝充填材料で充填しかつ溢れ出させる過程
    と、 少なくとも前記谷に、溝充填材料よりも硬質な材料から
    なるキャップ層を形成する過程と、 前記溝充填材料およびキャップ層を、その溝充填材料が
    溝と同一平面となりかつその溝から溢れ出ていない状態
    となるまで研磨する過程、とを有してなることを特徴と
    する、半導体装置表面の溝の平坦化方法。
  11. 【請求項１１】 請求項１０に記載の方法において、 前記キャップ層が、溝充填材料の全体を一律に覆うよう
    に形成される、半導体装置表面の溝の平坦化方法。
  12. 【請求項１２】 請求項１０に記載の方法において、 前記キャップ層が、前記谷内にのみ選択的に形成され
    る、半導体装置表面の溝の平坦化方法。
  13. 【請求項１３】 請求項１０に記載の方法において、 前記溝充填材料がアイソレーション用の酸化物であり、
    前記キャップ層が窒化物で形成される、半導体装置表面
    の溝の平坦化方法。
  14. 【請求項１４】 請求項１０に記載の方法において、 前記半導体装置が、切断線によって分離された複数のダ
    イを有するウェハー上のダイからなり、 各半導体装置が、複数の谷を有する溝充填材料によって
    覆われた複数の溝を有していることを特徴とする、半導
    体装置表面の溝の平坦化方法。
  15. 【請求項１５】 請求項１４に記載の方法において、 前記切断線内に、充填されかつ溢れ出る溝部の構造が形
    成されることを特徴とする、半導体装置表面の溝の平坦
    化方法。
  16. 【請求項１６】 請求項１４に記載の方法において、 前記各半導体装置における溝が、実質的な幅の範囲を越
    える種々の幅で形成される、半導体装置表面の溝の平坦
    化方法。
  17. 【請求項１７】 基準レベルの部分とその基準レベルか
    ら突出する突出部分を含むような凹凸形状を有する半導
    体装置の中間製品について、少なくとも前記突出部分を
    除去する方法であって、 第２の材料によって形成された突出部分と基準レベル部
    分とを含む凹凸形状を有する半導体装置の表面に、第１
    の材料からなるキャップ層を形成する過程と、 前記キャップ層に前記突出部分に対応する開口部が充分
    に形成されるように、研磨する過程と、 前記突出部分を除去するように前記第２の材料を優先的
    にエッチングする過程、とを有してなることを特徴とす
    る、半導体装置表面の溝の平坦化方法。
  18. 【請求項１８】 請求項１７に記載の方法において、 前記各過程のほか、さらに、 前記突出部分および基準レベル部分を薄くするように、
    前記エッチングを前記第１および第２の材料について均
    一に継続させる過程を有してなることを特徴とする、半
    導体装置表面の溝の平坦化方法。
  19. 【請求項１９】 請求項１７に記載の方法において、 前記各過程のほか、さらに、 前記エッチング過程後にキャップ層を除去する過程と、 前記突出部分および基準レベル部分を薄くするようにエ
    ッチングを継続させる過程、 とを有してなることを特徴とする半導体装置表面の溝の
    平坦化方法。
  20. 【請求項２０】 請求項１７に記載の方法において、 前記第１の材料が窒化物であり、前記第２の材料が酸化
    物である、半導体装置表面の溝の平坦化方法。
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JP (1) JPH05259135A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186162A (ja) * 1997-09-29 1999-07-09 Lsi Logic Corp アライメント・マーク・コントラストの強調方法

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910155A (en) * 1988-10-28 1990-03-20 International Business Machines Corporation Wafer flood polishing
US6008107A (en) * 1990-06-14 1999-12-28 National Semiconductor Corporation Method of planarizing integrated circuits with fully recessed isolation dielectric
JPH07111962B2 (ja) 1992-11-27 1995-11-29 日本電気株式会社 選択平坦化ポリッシング方法
KR0133264B1 (ko) * 1992-12-22 1998-04-16 사또오 후미오 반도체 장치의 제조방법
KR0162510B1 (ko) * 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
JPH07245306A (ja) * 1994-01-17 1995-09-19 Sony Corp 半導体装置における膜平坦化方法
JPH07249626A (ja) * 1994-03-10 1995-09-26 Toshiba Corp 半導体装置の製造方法
US5733175A (en) 1994-04-25 1998-03-31 Leach; Michael A. Polishing a workpiece using equal velocity at all points overlapping a polisher
US5516729A (en) * 1994-06-03 1996-05-14 Advanced Micro Devices, Inc. Method for planarizing a semiconductor topography using a spin-on glass material with a variable chemical-mechanical polish rate
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
US5607341A (en) 1994-08-08 1997-03-04 Leach; Michael A. Method and structure for polishing a wafer during manufacture of integrated circuits
US5494854A (en) * 1994-08-17 1996-02-27 Texas Instruments Incorporated Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
US5686356A (en) 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
JPH08130246A (ja) * 1994-10-28 1996-05-21 Ricoh Co Ltd 半導体装置とその製造方法
US5650881A (en) * 1994-11-02 1997-07-22 Texas Instruments Incorporated Support post architecture for micromechanical devices
US5602423A (en) * 1994-11-01 1997-02-11 Texas Instruments Incorporated Damascene conductors with embedded pillars
US5521422A (en) * 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
US5552996A (en) * 1995-02-16 1996-09-03 International Business Machines Corporation Method and system using the design pattern of IC chips in the processing thereof
US5652176A (en) * 1995-02-24 1997-07-29 Motorola, Inc. Method for providing trench isolation and borderless contact
US5560802A (en) * 1995-03-03 1996-10-01 Texas Instruments Incorporated Selective CMP of in-situ deposited multilayer films to enhance nonplanar step height reduction
JP2715972B2 (ja) * 1995-03-04 1998-02-18 日本電気株式会社 半導体装置の製造方法
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
US5885425A (en) * 1995-06-06 1999-03-23 International Business Machines Corporation Method for selective material deposition on one side of raised or recessed features
US5665199A (en) * 1995-06-23 1997-09-09 Advanced Micro Devices, Inc. Methodology for developing product-specific interlayer dielectric polish processes
US5861673A (en) * 1995-11-16 1999-01-19 Taiwan Semiconductor Manufacturing Company Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations
US5665202A (en) * 1995-11-24 1997-09-09 Motorola, Inc. Multi-step planarization process using polishing at two different pad pressures
US6300936B1 (en) * 1997-11-14 2001-10-09 Immersion Corporation Force feedback system including multi-tasking graphical host environment and interface device
US5789783A (en) * 1996-04-02 1998-08-04 Lsi Logic Corporation Multilevel metallization structure for integrated circuit I/O lines for increased current capacity and ESD protection
US5830773A (en) * 1996-04-17 1998-11-03 Advanced Micro Devices, Inc. Method for forming semiconductor field region dielectrics having globally planarized upper surfaces
US5972788A (en) 1996-05-22 1999-10-26 International Business Machines Corporation Method of making flexible interconnections with dual-metal-dual-stud structure
JP4195734B2 (ja) * 1996-06-10 2008-12-10 テキサス インスツルメンツ インコーポレイテツド 集積回路のトレンチ分離製作方法
US6087728A (en) * 1996-06-27 2000-07-11 Intel Corporation Interconnect design with controlled inductance
JP3688816B2 (ja) * 1996-07-16 2005-08-31 株式会社東芝 半導体装置の製造方法
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
US5721172A (en) * 1996-12-02 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers
KR100238244B1 (ko) * 1996-12-17 2000-01-15 윤종용 트랜치 소자분리방법
US5994202A (en) * 1997-01-23 1999-11-30 International Business Machines Corporation Threshold voltage tailoring of the corner of a MOSFET device
US5792707A (en) * 1997-01-27 1998-08-11 Chartered Semiconductor Manufacturing Ltd. Global planarization method for inter level dielectric layers of integrated circuits
US5976952A (en) * 1997-03-05 1999-11-02 Advanced Micro Devices, Inc. Implanted isolation structure formation for high density CMOS integrated circuits
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
US6111634A (en) * 1997-05-28 2000-08-29 Lam Research Corporation Method and apparatus for in-situ monitoring of thickness using a multi-wavelength spectrometer during chemical-mechanical polishing
US6146248A (en) * 1997-05-28 2000-11-14 Lam Research Corporation Method and apparatus for in-situ end-point detection and optimization of a chemical-mechanical polishing process using a linear polisher
US6108091A (en) * 1997-05-28 2000-08-22 Lam Research Corporation Method and apparatus for in-situ monitoring of thickness during chemical-mechanical polishing
US5932928A (en) * 1997-07-03 1999-08-03 Micron Technology, Inc. Semiconductor circuit interconnections and methods of making such interconnections
US6081033A (en) * 1997-07-29 2000-06-27 Micron Technology, Inc. Interconnections for semiconductor circuits
US5865666A (en) * 1997-08-20 1999-02-02 Lsi Logic Corporation Apparatus and method for polish removing a precise amount of material from a wafer
US5968842A (en) * 1997-09-12 1999-10-19 United Semiconductor Corp. Techniques for reduced dishing in chemical mechanical polishing
US6129807A (en) * 1997-10-06 2000-10-10 Applied Materials, Inc. Apparatus for monitoring processing of a substrate
TW374050B (en) * 1997-10-31 1999-11-11 Applied Materials Inc Method and apparatus for modeling substrate reflectivity during chemical mechanical polishing
US6171962B1 (en) * 1997-12-18 2001-01-09 Advanced Micro Devices, Inc. Shallow trench isolation formation without planarization mask
US6090713A (en) * 1997-12-18 2000-07-18 Advanced Micro Devices, Inc. Shallow trench isolation formation with simplified reverse planarization mask
US5928961A (en) * 1997-12-22 1999-07-27 Industrial Technology Research Institute Dishing inhibited shallow trench isolation
US6200896B1 (en) 1998-01-22 2001-03-13 Cypress Semiconductor Corporation Employing an acidic liquid and an abrasive surface to polish a semiconductor topography
US6143663A (en) * 1998-01-22 2000-11-07 Cypress Semiconductor Corporation Employing deionized water and an abrasive surface to polish a semiconductor topography
US6535779B1 (en) 1998-03-06 2003-03-18 Applied Materials, Inc. Apparatus and method for endpoint control and plasma monitoring
US6068539A (en) 1998-03-10 2000-05-30 Lam Research Corporation Wafer polishing device with movable window
US6171180B1 (en) 1998-03-31 2001-01-09 Cypress Semiconductor Corporation Planarizing a trench dielectric having an upper surface within a trench spaced below an adjacent polish stop surface
US5880006A (en) * 1998-05-22 1999-03-09 Vlsi Technology, Inc. Method for fabrication of a semiconductor device
KR100289340B1 (ko) * 1998-06-12 2001-06-01 윤종용 트렌치격리제조방법
US6230069B1 (en) * 1998-06-26 2001-05-08 Advanced Micro Devices, Inc. System and method for controlling the manufacture of discrete parts in semiconductor fabrication using model predictive control
EP1125314A1 (en) 1998-07-10 2001-08-22 Applied Materials, Inc. Improved endpoint detection for substrate fabrication processes
TW398053B (en) * 1998-07-31 2000-07-11 United Microelectronics Corp Manufacturing of shallow trench isolation
US6534378B1 (en) 1998-08-31 2003-03-18 Cypress Semiconductor Corp. Method for forming an integrated circuit device
US5972124A (en) 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
US6232231B1 (en) 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6069082A (en) * 1998-10-13 2000-05-30 Chartered Semiconductor Manufacturing Ltd. Method to prevent dishing in damascene CMP process
US6566249B1 (en) 1998-11-09 2003-05-20 Cypress Semiconductor Corp. Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures
US6175087B1 (en) 1998-12-02 2001-01-16 International Business Machines Corporation Composite laminate circuit structure and method of forming the same
US6225210B1 (en) * 1998-12-09 2001-05-01 Advanced Micro Devices, Inc. High density capping layers with improved adhesion to copper interconnects
US6261923B1 (en) 1999-01-04 2001-07-17 Vanguard International Semiconductor Corporation Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP
US6057245A (en) * 1999-01-19 2000-05-02 Vlsi Technology, Inc. Gas phase planarization process for semiconductor wafers
US6242352B1 (en) * 1999-02-08 2001-06-05 United Microelectronics Corp. Method of preventing micro-scratches on the surface of a semiconductor wafer when performing a CMP process
KR100366619B1 (ko) 1999-05-12 2003-01-09 삼성전자 주식회사 트랜치 소자분리방법, 트랜치를 포함하는 반도체소자의제조방법 및 그에 따라 제조된 반도체소자
US6048775A (en) * 1999-05-24 2000-04-11 Vanguard International Semiconductor Corporation Method to make shallow trench isolation structure by HDP-CVD and chemical mechanical polish processes
US6232043B1 (en) 1999-05-25 2001-05-15 Taiwan Semiconductor Manufacturing Company Rule to determine CMP polish time
US6319796B1 (en) 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
WO2001093648A2 (en) 2000-05-31 2001-12-06 Honeywell International Inc. Filling device
US6800232B2 (en) * 2000-05-31 2004-10-05 Ttm Advanced Circuits, Inc. PCB support plate method for PCB via fill
US6506332B2 (en) 2000-05-31 2003-01-14 Honeywell International Inc. Filling method
US6855385B2 (en) * 2000-05-31 2005-02-15 Ttm Advanced Circuits, Inc. PCB support plate for PCB via fill
AU2001274958A1 (en) * 2000-05-31 2001-12-11 Honeywell International, Inc. Filling method
US6454154B1 (en) 2000-05-31 2002-09-24 Honeywell Advanced Circuits, Inc. Filling device
US6593240B1 (en) * 2000-06-28 2003-07-15 Infineon Technologies, North America Corp Two step chemical mechanical polishing process
US6541383B1 (en) 2000-06-29 2003-04-01 Lsi Logic Corporation Apparatus and method for planarizing the surface of a semiconductor wafer
US6808944B1 (en) * 2000-07-24 2004-10-26 Cypress Semiconductor Corporation Structure and method for monitoring a semiconductor process, and method of making such a structure
US6372524B1 (en) 2001-03-06 2002-04-16 Lsi Logic Corporation Method for CMP endpoint detection
US6403484B1 (en) 2001-03-12 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Method to achieve STI planarization
US6969684B1 (en) 2001-04-30 2005-11-29 Cypress Semiconductor Corp. Method of making a planarized semiconductor structure
US6503828B1 (en) 2001-06-14 2003-01-07 Lsi Logic Corporation Process for selective polishing of metal-filled trenches of integrated circuit structures
US6964924B1 (en) 2001-09-11 2005-11-15 Lsi Logic Corporation Integrated circuit process monitoring and metrology system
JP3971213B2 (ja) * 2002-03-11 2007-09-05 アルプス電気株式会社 キーボード入力装置
US6828678B1 (en) 2002-03-29 2004-12-07 Silicon Magnetic Systems Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer
KR100545192B1 (ko) * 2003-06-19 2006-01-24 동부아남반도체 주식회사 증착 중단 시기 검출 장치 및 이를 이용한 반도체 소자의구리 배선 형성 방법
US20050074907A1 (en) * 2003-10-06 2005-04-07 Adrian Kriz Semi-conductor wafer fabrication
US7408179B2 (en) * 2004-08-10 2008-08-05 Intel Corporation Transition radiation apparatus and method therefor
US9049807B2 (en) * 2008-06-24 2015-06-02 Intel Corporation Processes of making pad-less interconnect for electrical coreless substrate
US8580690B2 (en) * 2011-04-06 2013-11-12 Nanya Technology Corp. Process of planarizing a wafer with a large step height and/or surface area features
US8796048B1 (en) * 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US9337087B1 (en) * 2014-12-30 2016-05-10 Stmicroelectronics, Inc. Multilayer structure in an integrated circuit for damage prevention and detection and methods of creating the same
KR20210063527A (ko) 2019-11-22 2021-06-02 삼성전자주식회사 3차원 반도체 메모리 장치
CN114952600B (zh) * 2022-07-11 2023-09-19 赛莱克斯微系统科技（北京）有限公司 高频传输微结构的平坦化方法、装置及电子设备

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US32207A (en) * 1861-04-30 Inkstand
US4946800A (en) * 1965-09-28 1990-08-07 Li Chou H Method for making solid-state device utilizing isolation grooves
US3479237A (en) * 1966-04-08 1969-11-18 Bell Telephone Labor Inc Etch masks on semiconductor surfaces
NL170902C (nl) * 1970-07-10 1983-01-03 Philips Nv Halfgeleiderinrichting, in het bijzonder monolithische geintegreerde halfgeleiderschakeling.
US4019248A (en) * 1974-06-04 1977-04-26 Texas Instruments Incorporated High voltage junction semiconductor device fabrication
US4038110A (en) * 1974-06-17 1977-07-26 Ibm Corporation Planarization of integrated circuit surfaces through selective photoresist masking
US4032373A (en) * 1975-10-01 1977-06-28 Ncr Corporation Method of manufacturing dielectrically isolated semiconductive device
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
US4256534A (en) * 1978-07-31 1981-03-17 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
USRE32207E (en) * 1978-12-29 1986-07-15 At&T Bell Laboratories Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
US4276557A (en) * 1978-12-29 1981-06-30 Bell Telephone Laboratories, Incorporated Integrated semiconductor circuit structure and method for making it
JPS5848936A (ja) * 1981-09-10 1983-03-23 Fujitsu Ltd 半導体装置の製造方法
JPS5867023A (ja) * 1981-10-19 1983-04-21 Nippon Texas Instr Kk 高純度半導体気相成長法
US4493142A (en) * 1982-05-07 1985-01-15 At&T Bell Laboratories III-V Based semiconductor devices and a process for fabrication
US4954458A (en) * 1982-06-03 1990-09-04 Texas Instruments Incorporated Method of forming a three dimensional integrated circuit structure
US4473598A (en) * 1982-06-30 1984-09-25 International Business Machines Corporation Method of filling trenches with silicon and structures
US4819054A (en) * 1982-09-29 1989-04-04 Hitachi, Ltd. Semiconductor IC with dual groove isolation
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
CA1204525A (en) * 1982-11-29 1986-05-13 Tetsu Fukano Method for forming an isolation region for electrically isolating elements
DE3245457A1 (de) * 1982-12-08 1984-06-14 Siemens AG, 1000 Berlin und 8000 München Halbleiterelement mit kontaktloch
JPS59108325A (ja) * 1982-12-13 1984-06-22 Fujitsu Ltd 半導体装置の製造方法
JPS59168652A (ja) * 1983-03-16 1984-09-22 Hitachi Ltd 素子修正方法及びその装置
FR2550166B1 (fr) 1983-08-04 1988-07-29 Unilever Nv Emballage double pour plusieurs articles
JPS6083346A (ja) * 1983-10-14 1985-05-11 Hitachi Ltd 半導体集積回路装置
US4508815A (en) * 1983-11-03 1985-04-02 Mostek Corporation Recessed metallization
US4470874A (en) * 1983-12-15 1984-09-11 International Business Machines Corporation Planarization of multi-level interconnected metallization system
US4490209B2 (en) * 1983-12-27 2000-12-19 Texas Instruments Inc Plasma etching using hydrogen bromide addition
US4539744A (en) * 1984-02-03 1985-09-10 Fairchild Camera & Instrument Corporation Semiconductor planarization process and structures made thereby
JPH0673375B2 (ja) * 1984-03-19 1994-09-14 富士通株式会社 半導体装置の製造方法
US4484979A (en) * 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US4916494A (en) * 1984-05-04 1990-04-10 Robert Bosch Gmbh Monolithic integrated planar semiconductor system and process for making the same
JPS60260455A (ja) * 1984-06-01 1985-12-23 山陰建設工業株式会社 舗装用アスファルトコンクリートの製造方法
DE3580192D1 (de) * 1984-06-02 1990-11-29 Fujitsu Ltd Verfahren zum herstellen eines kontaktes fuer eine halbleiteranordnung.
US4545852A (en) * 1984-06-20 1985-10-08 Hewlett-Packard Company Planarization of dielectric films on integrated circuits
US4892845A (en) * 1984-08-31 1990-01-09 Texas Instruments Incorporated Method for forming contacts through a thick oxide layer on a semiconductive device
IT1213230B (it) * 1984-10-23 1989-12-14 Ates Componenti Elettron Processo planox a becco ridotto per la formazione di componenti elettronici integrati.
US4541168A (en) * 1984-10-29 1985-09-17 International Business Machines Corporation Method for making metal contact studs between first level metal and regions of a semiconductor device compatible with polyimide-filled deep trench isolation schemes
JPS61258453A (ja) * 1985-05-13 1986-11-15 Toshiba Corp 半導体装置の製造方法
US4935095A (en) * 1985-06-21 1990-06-19 National Semiconductor Corporation Germanosilicate spin-on glasses
US4666553A (en) * 1985-08-28 1987-05-19 Rca Corporation Method for planarizing multilayer semiconductor devices
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4745081A (en) * 1985-10-31 1988-05-17 International Business Machines Corporation Method of trench filling
JPS62125629A (ja) * 1985-11-26 1987-06-06 Fujitsu Ltd 半導体装置の製造方法
US4963951A (en) * 1985-11-29 1990-10-16 General Electric Company Lateral insulated gate bipolar transistors with improved latch-up immunity
GB2186424A (en) * 1986-01-30 1987-08-12 Plessey Co Plc Method for producing integrated circuit interconnects
US4908683A (en) * 1986-03-19 1990-03-13 Harris Corporation Technique for elimination of polysilicon stringers in direct moat field oxide structure
JPS62260455A (ja) * 1986-05-06 1987-11-12 Nec Corp 信号検出回路
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
JPS62289544A (ja) * 1986-06-09 1987-12-16 Daikin Ind Ltd 含フツ素化合物
US4708770A (en) * 1986-06-19 1987-11-24 Lsi Logic Corporation Planarized process for forming vias in silicon wafers
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
KR900007686B1 (ko) * 1986-10-08 1990-10-18 후지쓰 가부시끼가이샤 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법
JPS63119574A (ja) * 1986-11-07 1988-05-24 Toshiba Corp 半導体装置の製造方法
US4907066A (en) * 1986-12-05 1990-03-06 Cornell Research Foundation, Inc. Planar tungsten interconnect with implanted silicon
NL8603111A (nl) * 1986-12-08 1988-07-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak aan zijn oppervlak wordt voorzien van veldoxidegebieden.
DE3785737T2 (de) * 1986-12-26 1993-09-02 Seiko Instr Inc Geraet zur ausbesserung eines gemusterten films.
US4920070A (en) * 1987-02-19 1990-04-24 Fujitsu Limited Method for forming wirings for a semiconductor device by filling very narrow via holes
NL8700541A (nl) * 1987-03-06 1988-10-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een plak silicium plaatselijk wordt voorzien van veldoxidegebieden.
JPS63224240A (ja) * 1987-03-12 1988-09-19 Fuji Xerox Co Ltd 半導体集積回路装置
JP2633555B2 (ja) * 1987-03-23 1997-07-23 株式会社東芝 半導体装置の製造方法
US4980311A (en) * 1987-05-05 1990-12-25 Seiko Epson Corporation Method of fabricating a semiconductor device
US4905073A (en) * 1987-06-22 1990-02-27 At&T Bell Laboratories Integrated circuit with improved tub tie
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
US4902641A (en) * 1987-07-31 1990-02-20 Motorola, Inc. Process for making an inverted silicon-on-insulator semiconductor device having a pedestal structure
US4758306A (en) * 1987-08-17 1988-07-19 International Business Machines Corporation Stud formation method optimizing insulator gap-fill and metal hole-fill
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
KR910009318B1 (ko) * 1987-09-08 1991-11-09 미쓰비시 뎅끼 가부시기가이샤 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법
SE8703675L (sv) * 1987-09-23 1989-03-24 Life Science International Ab Luminometrisk analys paa cellulaert atp
GB2210728B (en) * 1987-10-07 1991-11-13 Stc Plc Isolation trenches for semiconductors
JPH01108746A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置の製造方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
US4905062A (en) * 1987-11-19 1990-02-27 Texas Instruments Incorporated Planar famos transistor with trench isolation
US4946500A (en) * 1988-01-11 1990-08-07 Allied-Signal Inc. Aluminum based metal matrix composites
US4793895A (en) * 1988-01-25 1988-12-27 Ibm Corporation In situ conductivity monitoring technique for chemical/mechanical planarization endpoint detection
US4931409A (en) * 1988-01-30 1990-06-05 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device having trench isolation
US4894351A (en) * 1988-02-16 1990-01-16 Sprague Electric Company Method for making a silicon IC with planar double layer metal conductors system
JPH01235245A (ja) * 1988-03-15 1989-09-20 Ricoh Co Ltd 半導体装置
US4876217A (en) * 1988-03-24 1989-10-24 Motorola Inc. Method of forming semiconductor structure isolation regions
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
US4910168A (en) * 1988-05-06 1990-03-20 Mos Electronics Corporation Method to reduce silicon area for via formation
FR2631488B1 (fr) * 1988-05-10 1990-07-27 Thomson Hybrides Microondes Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication
US4954459A (en) * 1988-05-12 1990-09-04 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
US4912062A (en) * 1988-05-20 1990-03-27 Motorola, Inc. Method of eliminating bird's beaks when forming field oxide without nitride mask
US4952274A (en) * 1988-05-27 1990-08-28 Northern Telecom Limited Method for planarizing an insulating layer
US4916514A (en) * 1988-05-31 1990-04-10 Unisys Corporation Integrated circuit employing dummy conductors for planarity
US4898841A (en) * 1988-06-16 1990-02-06 Northern Telecom Limited Method of filling contact holes for semiconductor devices and contact structures made by that method
US4929996A (en) * 1988-06-29 1990-05-29 Texas Instruments Incorporated Trench bipolar transistor
US4897150A (en) * 1988-06-29 1990-01-30 Lasa Industries, Inc. Method of direct write desposition of a conductor on a semiconductor
US4879258A (en) * 1988-08-31 1989-11-07 Texas Instruments Incorporated Integrated circuit planarization by mechanical polishing
US4916087A (en) * 1988-08-31 1990-04-10 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches
US4980019A (en) * 1988-09-13 1990-12-25 Intel Corporation Etch-back process for failure analysis of integrated circuits
US4910155A (en) * 1988-10-28 1990-03-20 International Business Machines Corporation Wafer flood polishing
US4918510A (en) * 1988-10-31 1990-04-17 Motorola, Inc. Compact CMOS device structure
US4900689A (en) * 1988-12-08 1990-02-13 Harris Corporation Method of fabrication of isolated islands for complementary bipolar devices
IT1225636B (it) * 1988-12-15 1990-11-22 Sgs Thomson Microelectronics Metodo di scavo con profilo di fondo arrotondato per strutture di isolamento incassate nel silicio
US4954214A (en) * 1989-01-05 1990-09-04 Northern Telecom Limited Method for making interconnect structures for VLSI devices
US5104482A (en) * 1989-02-21 1992-04-14 Lam Research Corporation Simultaneous glass deposition and viscoelastic flow process
US4959325A (en) * 1989-02-24 1990-09-25 Micron Technology, Inc. Reduction of electric field effect in the bird's beak region of a DRAM cell following expansion of active region through local encroachment reduction
US4897364A (en) * 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
EP0394597A1 (en) * 1989-04-28 1990-10-31 International Business Machines Corporation Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US4956314A (en) * 1989-05-30 1990-09-11 Motorola, Inc. Differential etching of silicon nitride
US4933303A (en) * 1989-07-25 1990-06-12 Standard Microsystems Corporation Method of making self-aligned tungsten interconnection in an integrated circuit
US4939105A (en) * 1989-08-03 1990-07-03 Micron Technology, Inc. Planarizing contact etch
US4942137A (en) * 1989-08-14 1990-07-17 Motorola, Inc. Self-aligned trench with selective trench fill
US4927780A (en) * 1989-10-02 1990-05-22 Motorola, Inc. Encapsulation method for localized oxidation of silicon
US4940507A (en) * 1989-10-05 1990-07-10 Motorola Inc. Lapping means and method
JPH03151635A (ja) * 1989-11-08 1991-06-27 Fujitsu Ltd 半導体装置の製造方法
JPH03214625A (ja) 1990-01-18 1991-09-19 Mitsubishi Electric Corp 半導体装置の製造方法
US5091289A (en) * 1990-04-30 1992-02-25 International Business Machines Corporation Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5142828A (en) * 1990-06-25 1992-09-01 Microelectronics And Computer Technology Corporation Correcting a defective metallization layer on an electronic component by polishing
US5064683A (en) * 1990-10-29 1991-11-12 Motorola, Inc. Method for polish planarizing a semiconductor substrate by using a boron nitride polish stop
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area
US5069002A (en) * 1991-04-17 1991-12-03 Micron Technology, Inc. Apparatus for endpoint detection during mechanical planarization of semiconductor wafers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186162A (ja) * 1997-09-29 1999-07-09 Lsi Logic Corp アライメント・マーク・コントラストの強調方法

Also Published As

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US5290396A (en) 1994-03-01
US5471091A (en) 1995-11-28
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US5298110A (en) 1994-03-29

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