JPS5982746A - 半導体装置の電極配線方法 - Google Patents

半導体装置の電極配線方法

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JPS5982746A
JPS5982746A JP57192491A JP19249182A JPS5982746A JP S5982746 A JPS5982746 A JP S5982746A JP 57192491 A JP57192491 A JP 57192491A JP 19249182 A JP19249182 A JP 19249182A JP S5982746 A JPS5982746 A JP S5982746A
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etching
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insulator
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Masaharu Aoyama
青山 正治
Masayasu Abe
正泰 安部
Takashi Yasujima
安島 隆
Toshio Yonezawa
敏夫 米沢
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は高集積化した半導体装置における電極配線方法
に係シ、配線構造の平坦化に関する。
〔発明の技術的背景とその問題点〕
近年、集積回路(IC)など半導体装置の高集積化の進
展とともに、電極配線の多層化が不可欠となってきた。
ICの電極配線を除去したときに、半導体基板内に形成
された素子の密度が、予想に反して小さく、電極配線が
IC高集積化のネックとなっている場合が多い。電極配
線の高集積化は大別して2分できる。1つは、配線の幅
の微細化であシ、もう1つは配線の多層化である。
多層配線の場合には、第2層以降の配線が下地、の段差
の部分で断線しない様に種々の工夫がなされる。例えば
第1層配線をテーパ状に形成したり、眉間絶縁膜を下地
の急峻な段差の部分でなだらかな傾斜を有する様に形成
する。しかし、配線を微細カバターンで力おかつ多層化
するには、絶縁層および配線層を平坦な構造にすること
が望ましい。
本発明は、この配線構造の平坦化技術に関するものであ
る。
従来、平坦化の技術には、AIの選択的な陽極酸化を用
いる方法と高粘度のポリイミド樹脂を塗布して層間絶縁
膜として利用する方法がある。陽極酸化による方法はA
/あるいはA7合金にょ多形成する配線の不要部分を選
択的にA I 、 03に変換することにより、配線を
エツチングで形成する場合よシ段差を極端に少なくする
ものであるが、第1層′邂極が下地段差と交叉する部分
で異常酸化されて断線不良を生じたシ、パターン形状に
よっては、完全な陽極酸化ができず島状にA7が残存す
るなどの不都合な現象が見られる。さらに電極材料がl
やTa等に限定され、他のメタル配勝への応用ができな
い。
一方ポリイミドによる方法の場合は、ポリイミド自身が
吸湿性であシ、特に小型のプラスチックパッケージを用
いる半導体装置では、耐湿性が問題となる。また、ホリ
イミド膜がバイアス電圧を印加した時に非常に分極し易
く、半導体素子の特性が変動するなど、信頼性が充分確
保されていない。
〔発明の目的〕
本発明は電極配線に段切れを生じないで多層化できる電
極配線方法を提供することを目的とする。
3− 〔発明の概要〕 本発明は、半導体基板上に積層される電極配線の形成に
際し、絶縁体層としてリンケイ酸ガラス等の層を形成し
、次いでこれに必要なパターンの溝を形成したのち、こ
の上から全面に金属層を形成し、次にこの上に高い粘度
の樹脂を塗布して樹脂層を形成し、続いてこの上からプ
ラズマイオンによシエッチングを行なって前記絶縁体層
上の金・属層を完全に除去することによって、電極配線
を絶縁体層に囲まれかつこれと表面が平坦に連続した形
状に形成することを特徴とする。
〔発明の実施例〕
初めに本発明の電極配線方法の概略を第1図(a)〜げ
)に基づいて説明する。
まず表面に第1の絶縁体層1を有する半導体基板2上に
第2の絶縁体層3を形成し、電極配線に相当する部分の
第2の絶縁体層を凹状に選択的にエツチングしてパター
ンの溝4を開孔する(第1図(a))。
次に蒸着あるいはスパッタ法によシ金属層、例4− えばA1層5を形成したのち(同図(b))、このA1
層5の上にポリイミドやフォトレジストに使われる高粘
度の有機樹脂材料を塗布し樹脂層6を形成する(同図(
C))。このとき樹脂材料の高い粘度を持った流動性の
ために樹脂層6はパターンの溝4上方の部分が厚くなり
表面が平坦化された形状に形成される。
この平坦化した樹脂層6の形成によシ以下のプラズマエ
ツチングを組み合せることで、平坦化し、た電極配線が
形成可能となる。
次いでA「等のプラズマイオンにより樹脂層60表面か
らエツチングしていく。エツチングが進行してAIJ循
5の凸状部分5′の表面が露出する。
この時点でパターンの溝4上方のAI層5“上にはまだ
樹脂J!i 6が残っている(同図(d))。さらにエ
ツチングを進めて第2の絶縁体層3を露出させる。
イオンエツチング速度がlより小さな有機樹脂材料を用
いた場合には、AI層5り′上には樹脂が若干残存する
ようになる(同図(e) J。
AI層5の凸状部分5′を完全に除去するためにそのま
まオーバーエツチングさせ、Alq5“上に樹脂が残存
していればこれを酸素プラズマで除去すると、第2の絶
縁体層3に囲まれた表面の平坦な構造のA7層5”から
なる電極配線が得られる(同図(f) ) 。
このように電極配線を構成するA1層5”は第2の絶縁
体層3に囲まれた平坦な表面構造をとるので、この上に
同様にして新に第1および第2の絶縁体層以下を積層し
て第2、第3・・・の電極配線を形成すれば、これら電
極配線に段切れを生ずることなく多層化した電極配線が
得られるようになる。
次に具体例に基づいて更に詳細に説明する(第2図(a
)〜(d))。
まずP+層拡散領域7、n 層拡散領域8.9が形成さ
れた半導体基板10の表面に第1の絶縁体層として順次
8 i02層11および5iN4(窒化シリコン)層1
2を被着形成したのち、電極接続領域のS iN4層1
2を選択的にエツチングして開孔13a、13b、1.
3c、i形成する(第2図(a))。
次にCVD法によシ500℃の温度でP2O(IJンケ
イ酸ガラス)層14k1.0μの厚さに形成する、この
PSG層14は第2の絶縁体層となる。
そしてパターンで選択的に開孔13a、13Ji3c領
域を含む電極配線に相当する部分のPSG層14をエツ
チングで除去すると共に露出されたSiN4層をマスク
として開孔13a、、13J 13c下の8io! 層
をもエツチング除去すると、半導体基板10の拡散領域
7.8..9と接続するコンタクト孔15a、15b、
iscも同時に開孔される(同図(b))。
次いでこの上からAl−1%S4合金をスパッタ法によ
シ1.0μの厚さに被着してAl−Si層16を形成し
、引続いてポジ形のフォトレジスト層1Tを塗布形成す
る(同図(C))。このフォトレジスト層17は下地基
板10上の絶縁層11.12の形状に応じて凹凸を示す
が、フォトレジストは流動体であるためAl−Si階1
6の凸状部分16′で薄くコンタクト孔15a、15b
、15c上方のAl−8ir−16“上で厚く形成され
る。例えは粘度15cPのフォトレジストをsooor
pmで塗布したと@Al−8i層の凸状部分16′上で
はフォトレジスト層の膜厚7− が約0.7μであるのに対し、PSG段差相描0重μ深
さのAl−Si層16“のところでは膜厚が約1゜3μ
である。
続いてこれを真空チャンバーに入れてArイオンによシ
エッチングする。加速電圧6ooe/V、電流密度1 
m Al(37程度のイオンビームを用い、フォトレジ
スト層17を約350A/駆、Al−Si層16を約6
00A/―のエツチング速度で行なう。このときAl−
Si層16′が完全に除去され、AJ−Si層16“上
のフォトレジストがほとんど無くなるまでの全エツチン
グ時間は約40分である。次いでA7−Si層16”上
に残存するフォトレジストヲ酸素プラズマで処理すれば
、側面がPSG層14で囲まれPSG層14と表面が平
坦に連続したAl−Si層16″の電極配線が形成され
る(同図(e))。
同様にして上記SiN、層以下の層を積層しくSiN4
層は省略することもできる)、スルホールを介して第2
、第3・・・の電極配線を形成すれば、電極配線に段切
れを生ずることなく多層化配線ができる。
8− なお以上の実施例では′電極配線材料としてkl−S 
を合金を用いているが、蒸着等の手段゛によって薄膜を
形成できる材料であれば良く、他にAll 。
pt の貴金属やM、o 、Ti XNi等の金属も可
能である、 〔発明の効果〕 本発明では電極配線をPSG等の絶縁体層に囲まれた表
面の平坦な構造に形成できるので、段切れを生ずること
なく多層化配線することが可能となり、半導体装置を高
集積化することができる。
【図面の簡単な説明】
第1図(al〜(f)は本発明の電極配線方法の概要を
説明する説明図、第2図(a)〜(d)は本発明の電極
配線方法の実施例を説明する説明図である。 2.10・・・・・半導体基板 3.14・・・・・・第2の絶縁体層 4.15a、15b、 15cm・コンタクト孔5.1
6・・・・・・kl層 5#、16“ ・・・電極配線 6.17・・・・・・樹脂層 (7317)代理人弁理士  則 近 憲 佑(ほか1
名) (b) (C) 第2 (Q) (e) (f) 5#

Claims (1)

  1. 【特許請求の範囲】 異なる導電型の拡散領域と表面に選択的に開口の形成さ
    れた第1の絶縁体層を有する半導体基板上にリンケイ酸
    ガラス等の第2の絶縁体層を形成し、次いで第2の絶縁
    体層を選択的にエツチングして溝パターンを形成したの
    ちこの上から全面に金属層を形成し、次にこの上に高い
    粘度の樹脂を、1゜ 量布して樹脂層を形成し、続いてこの上からプラズマイ
    オンによりエツチングを行なって第2の絶縁体層上の金
    属層を完全に除去して上記溝パターン部分に埋込まれた
    電極配線を形成することを特徴とする半導体装置の電極
    配線方法、
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US06/548,440 US4520041A (en) 1982-11-04 1983-11-03 Method for forming metallization structure having flat surface on semiconductor substrate
DE19833339957 DE3339957A1 (de) 1982-11-04 1983-11-04 Verfahren zur herstellung eines halbleiterbauelementes

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63278351A (ja) * 1987-05-11 1988-11-16 Nec Corp 集積回路の製造方法
JPH02141737A (ja) * 1988-11-24 1990-05-31 Canon Inc 背面投射型スクリーン及びそれを用いた背面投射型画像表示装置

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115245A (ja) * 1983-11-28 1985-06-21 Toshiba Corp 半導体装置の製造方法
JPS60138940A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
FR2563048B1 (fr) * 1984-04-13 1986-05-30 Efcis Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4708767A (en) * 1984-10-05 1987-11-24 Signetics Corporation Method for providing a semiconductor device with planarized contacts
US4715109A (en) * 1985-06-12 1987-12-29 Texas Instruments Incorporated Method of forming a high density vertical stud titanium silicide for reachup contact applications
GB2186424A (en) * 1986-01-30 1987-08-12 Plessey Co Plc Method for producing integrated circuit interconnects
US4824802A (en) * 1986-02-28 1989-04-25 General Electric Company Method of filling interlevel dielectric via or contact holes in multilevel VLSI metallization structures
EP0234407A1 (en) * 1986-02-28 1987-09-02 General Electric Company Method filling interlevel dielectric via or contact holes in multilevel VLSI metallization structures
DE3627417A1 (de) * 1986-08-13 1988-02-18 Siemens Ag Verfahren zum herstellen von niederohmigen verbindungen in der isolationsschicht zwischen zwei metallisierungsebenen
CA1306072C (en) * 1987-03-30 1992-08-04 John E. Cronin Refractory metal - titanium nitride conductive structures and processes for forming the same
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
JP2557898B2 (ja) * 1987-07-31 1996-11-27 株式会社東芝 半導体装置
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
US4855252A (en) * 1988-08-22 1989-08-08 International Business Machines Corporation Process for making self-aligned contacts
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
US5112776A (en) * 1988-11-10 1992-05-12 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing
GB8907898D0 (en) * 1989-04-07 1989-05-24 Inmos Ltd Semiconductor devices and fabrication thereof
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
FR2650472A1 (fr) * 1989-07-27 1991-02-01 Bull Sa Procede de depot d'une couche isolante sur une couche conductrice du reseau multicouche d'une carte de connexion de circuit integre de haute densite, et carte en resultant
US4939105A (en) * 1989-08-03 1990-07-03 Micron Technology, Inc. Planarizing contact etch
JPH0414831A (ja) * 1990-05-08 1992-01-20 Sony Corp 配線形成方法
US5094712A (en) * 1990-10-09 1992-03-10 Micron Technology, Inc. One chamber in-situ etch process for oxide and conductive material
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5137597A (en) * 1991-04-11 1992-08-11 Microelectronics And Computer Technology Corporation Fabrication of metal pillars in an electronic component using polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
IT1252056B (it) 1991-11-22 1995-05-29 St Microelectronics Srl Procedimento per la realizzazione di contatti metallici ad alta stabilita' in un circuito integrato ad uno o piu' livelli di metallizzazione
US5217926A (en) * 1992-01-23 1993-06-08 Micron Technology, Inc. Method of passivating a semiconductor wafer
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5858547A (en) * 1994-07-06 1999-01-12 Alliedsignal, Inc. Novolac polymer planarization films for microelectronic structures
US5550405A (en) * 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US5527736A (en) * 1995-04-03 1996-06-18 Taiwan Semiconductor Manufacturing Co. Dimple-free tungsten etching back process
US5591673A (en) * 1995-07-05 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Tungsten stud process for stacked via applications
US5661085A (en) * 1996-06-17 1997-08-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method for forming a low contact leakage and low contact resistance integrated circuit device electrode
US5981385A (en) * 1997-01-27 1999-11-09 Taiwan Semiconductor Manufacturing Company Ltd. Dimple elimination in a tungsten etch back process by reverse image patterning
US6334249B2 (en) 1997-04-22 2002-01-01 Texas Instruments Incorporated Cavity-filling method for reducing surface topography and roughness
JPH1140664A (ja) * 1997-07-17 1999-02-12 Mitsubishi Electric Corp 半導体装置の製造方法
US6177360B1 (en) * 1997-11-06 2001-01-23 International Business Machines Corporation Process for manufacture of integrated circuit device
MY139405A (en) * 1998-09-28 2009-09-30 Ibiden Co Ltd Printed circuit board and method for its production
CN103337501B (zh) * 2013-06-24 2015-11-25 深圳市华星光电技术有限公司 阵列基板及其制作方法、平板显示装置
US9423247B2 (en) * 2014-06-18 2016-08-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Positioning graphic component for substrate detection and method of manufacturing the same
TWI642334B (zh) 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
TWI642333B (zh) * 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1286737A (en) * 1969-10-15 1972-08-23 Itt Multilevel conductive systems
FR2119930B1 (ja) * 1970-12-31 1974-08-19 Ibm
JPS4960870A (ja) * 1972-10-16 1974-06-13
JPS5811736B2 (ja) * 1974-10-15 1983-03-04 日本電気株式会社 ハンドウタイソウチ
DE2547792C3 (de) * 1974-10-25 1978-08-31 Hitachi, Ltd., Tokio Verfahren zur Herstellung eines Halbleiterbauelementes
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface
JPS5425178A (en) * 1977-07-27 1979-02-24 Fujitsu Ltd Manufacture for semiconductor device
EP0019391B1 (en) * 1979-05-12 1982-10-06 Fujitsu Limited Improvement in method of manufacturing electronic device having multilayer wiring structure
JPS56140648A (en) * 1980-04-04 1981-11-04 Hitachi Ltd Semiconductor integrated circuit device
JPS5756948A (en) * 1980-09-22 1982-04-05 Toshiba Corp Manufacture of semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63278351A (ja) * 1987-05-11 1988-11-16 Nec Corp 集積回路の製造方法
JPH02141737A (ja) * 1988-11-24 1990-05-31 Canon Inc 背面投射型スクリーン及びそれを用いた背面投射型画像表示装置

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