DE3627417A1 - Verfahren zum herstellen von niederohmigen verbindungen in der isolationsschicht zwischen zwei metallisierungsebenen - Google Patents

Verfahren zum herstellen von niederohmigen verbindungen in der isolationsschicht zwischen zwei metallisierungsebenen

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen von niederohmigen, senkrechte Gräben und/oder Kontaktlöcher in einer aus Siliziumoxid bestehenden und zwei Metalli­ sierungsebenen trennenden Isolationsschicht füllenden metallischen Verbindungsschichten, wie sie als Verdrah­ tungsebenen in hochintegrierten Halbleiterschaltungen verwendet werden.
Bei der fortschreitenden Miniaturisierung von Halblei­ terbauelementen treten bereits Strukturen im Bereich von 1 µm und darunter auf. Bei immer höher werdender Packungs­ dichte ist es nötig, die entsprechenden Schaltungen in mehreren übereinanderliegenden Metallisierungsebenen an­ zuordnen. Um zwischen diesen Ebenen an definierten Stel­ len elektrische Kontakte herzustellen, sind zwei grund­ sätzlich verschiedene Verfahren möglich. Einmal können diese vertikalen Verbindungen im "Pillar-Verfahren" di­ rekt auf die Metallisierungsebenen aufgebracht und an­ schließend gegeneinander isoliert werden, oder man iso­ liert zunächst und bringt dann erst Kontaktlöcher (sog. Via-holes) ein, die mit Metall aufgefüllt werden. Wenn diese Kontaktlöcher nicht exakt justiert sind oder zur Vereinfachung einen größeren Durchmesser als die Leiter­ bahnen der Metallisierungsebenen aufweisen, spricht man von non nested Vias.
Vertikale Verdrahtungen ohne Kontaktlöcher wurden bis­ lang nach zwei Verfahren hergestellt. R.E. Oakley et al berichten auf der IEEE-VLSI Multilevel Interconnection Conference 1984 von ihrer Pillarmethode. Dazu werden die Leiterbahnen der ersten Metallisierungsebene aus drei Schichten aufgebaut, bevorzugt aus Aluminium-Chrom-Alu­ minium. Mit Fotolackmasken werden die gewünschten verti­ kalen Verbindungen durch selektives Ätzen herausgebil­ det, wobei die mittlere Schicht als Ätzbarriere zum Schutz der ersten Metallisierungsebene dient. Als ein­ ebnende Isolationsschicht wird Polyimid verwendet, wel­ ches schließlich bis zum Freilegen der Kontakte rück­ geätzt wird. Der Einsatz von Polyimid ist allerdings we­ gen dessen hygroskopischer Eigenschaften begrenzt, außer­ dem wird die Einebnung von Schicht zu Schicht schlech­ ter.
Aus einem Vortrag von L.B. Rothmann et al auf der IEEE- VLSI Multilevel Interconnection Conference 1985 ist das Lift-Off-Verfahren bekannt, bei dem die Leiterbahnen mit Magnesiumoxidkappen versehen werden, die nach ganzflä­ chigem Aufbringen und Rückätzen einer Siliziumoxid­ schicht selektiv herausgelöst werden können und dabei die darüberliegende Siliziumoxidschicht mit abheben. Nachteil dieser Methode ist, daß die Siliziumoxidschicht in sehr guter Gleichmäßigkeit aufgebracht werden muß, was fertigungstechnisch sehr schwierig anwendbar ist.
Aufgabe der Erfindung ist es nun, ein Verfahren zur Herstel­ lung von Mehrlagen-Verdrahtungen anzugeben, das folgende Anforderungen erfüllt:
  • 1) Es sollen Verdrahtungen mit Leiterbahnabständen im Sub-µm-Bereich möglich sein;
  • 2) Verbindungen zwischen Metallisierungsebenen mit nicht planarer Oberfläche sollen erzeugt werden können;
  • 3) das Aufbringen der Isolationsschicht zwischen den Metallisierungsebenen soll lunkerfrei erfolgen,
  • 4) von Ebene zu Ebene soll die Topographie besser wer­ den und gute Kantenbedeckung erreicht werden und
  • 5) ein nicht hygroskopisches Dielektrikum soll verwendet werden.
Diese Aufgabe wird durch das erfindungsgemäße Verfahren durch die Abfolge der folgenden Verfahrensschritte ge­ löst:
  • a) Aufbringen einer aus Siliziumoxid bestehenden Isola­ tionsschicht mit einer die Planarisierung unterstüt­ zenden Hilfsschicht auf die erste Metallisierungs­ ebene,
  • b) Abtragen dieser Doppelschicht, solange bis die Ober­ fläche der ersten Metallisierungsebene freigelegt ist,
  • c) ganzflächiges Abscheiden einer als Ätzbarriere wir­ kenden, die niederohmige metallische Verbindung bil­ denden Schicht und einer weiteren metallischen Schicht,
  • d) Strukturierung durch selektives Trockenätzen zunächst der metallisch leitenden Schicht und dann dazu ent­ sprechend der Barriereschicht,
  • e) Aufbringen einer aus Siliziumoxid bestehenden Isola­ tionsschicht mit einer die Planarisierung unterstüt­ zenden Hilfsschicht in der gleichen Weise wie bei a) und b) beschrieben und
  • f) Erzeugung der zweiten Metallisierungsebene.
Zur Herstellung von niederohmigen Verbindungsschichten zwischen den Metallisierungsebenen in nicht justierten Kontaktlöchern liegt es im Rahmen der Erfindung, an­ stelle der Verfahrensschritte c), d) und e) wie folgt vorzugehen:
  • 1) Abscheiden einer aus Siliziumoxid bestehenden Isola­ tionsschicht,
  • 2) Trockenätzen von nicht justierten Kontaktlöchern,
  • 3) Konforme Abscheidung einer niederohmigen, leitfähigen Schicht bis zur Kontaktlochauffüllung,
  • 4) Abtragen dieser Schicht, bis nur noch die Kontakt­ löcher mit Metall gefüllt sind.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden wird anhand zweier Ausführungsbeispiele und der Fig. 1 bis 9, die im Schnittbild die erfindungswe­ sentlichen Verfahrensschritte darstellen, die Erfindung noch näher erläutert. Dabei zeigen
die Fig. 1 bis 6 ein Verfahren, bei dem die Verbin­ dungsschicht in Form von Zapfen (studs) hergestellt wird, während in
den Fig. 7 bis 9 die Verbindungsschicht durch Auf­ füllen von Viaholes erzeugt wird.
In allen Figuren gelten für gleiche Teile gleiche Be­ zugszeichen.
Fig. 1: Auf einem Substrat 1, zum Beispiel einer mit Bor-Phosphor-Silikatglas beschichteten Oberfläche einer, eine hochintegrierte Schaltung enthaltenden Silizium­ scheibe, sind Leiterbahnen der ersten Metallisierungs­ ebene 2, bevorzugt aus Aluminium bestehend, aufgebracht worden.
Fig. 2: Auf die Leiterbahnen 2 wird eine Siliziumoxid­ schicht 3 von ca. 0,7 µm Stärke durch Kathodenzerstäuben (oder durch chemische Gasphasenabscheidung - LPCVD) auf­ getragen und darauf eine 1 µm dicke Schicht von Polyimid bzw. Lack aufgebracht, die eine geringe Einebnung bis 40% bewirkt. Anstelle von Polyimid kann für die Schicht 4 auch Spin-on-Glas oder ein Kunststofflack (Photolack) verwendet werden. Das Schichtdickenverhältnis (Schicht 4 zu 3) wird dabei zwischen 0,5 und 2 eingestellt.
Fig. 3: In einer Magnetronplasmaätzanlage werden die Schichten 4 und 3 geätzt, bis die Oberfläche der Leiter­ bahnen 2 wieder freigelegt ist.
Fig. 4: Durch chemische Gasphasenabscheidung unter redu­ ziertem Druck wird zunächst eine als Ätzbarriere dienen­ de Schicht 5, zum Beispiel aus Wolfram von 0,2 µm Stärke ganzflächig aufgebracht und darauf eine aufgestäubte Alu­ miniumschicht 6 von 0,5-1 µm. In einer weiteren Ausge­ staltung der Erfindung dienen auch Titan und Titannitrid als Ätzbarriere.
Fig. 5: Mittels einer Photolackmaske wird zunächst die Schicht 6 in einer Chlorionen enthaltenden Atmosphäre strukturiert und selektiv dazu anschließend mit Fluor­ ionen die Barriereschicht 5. Die Abbildung zeigt die freigelegten, aus einer Doppelschicht 5 und 6 bestehen­ den Leiterbahnen in Form von studs der Verdrahtungs­ ebene. Die tiefer liegenden Schichten 2 und 3 bleiben bei den Ätzprozessen unversehrt.
Fig. 6: Gemäß der bereits in den Fig. 2 und 3 be­ schriebenen Verfahrensschritten wird dann eine weitere aus Siliziumoxid bestehende Isolationsschicht 7 aufge­ bracht, zurückgeätzt und schließlich mit einer zweiten Leiterbahnebene 8 versehen, die wieder aus einer Wolf­ ram/Aluminium-Doppelschicht oder aus Aluminium besteht.
Fig. 7 zeigt eine im Anschluß an das von Fig. 3 aufge­ zeigte Stadium abgeschiedene Siliziumoxidschicht 9 von 0,5 - 1 µm, in die in einem Trockenätzprozeß zur Durch­ kontaktierung nicht justierte Löcher 12 geätzt werden.
Fig. 8: Aus der Gasphase wird chemisch eine konforme Wolframschicht 10 abgeschieden und solange zurückgeätzt, bis nur noch die Löcher 12 in der Schicht 9 gefüllt sind.
Fig. 9: Die zweite Leiterbahnebene 11 aus Aluminium wird ganzflächig abgeschieden und strukturiert. Für mehr als zwei Ebenen lassen sich die in den Fig. 7 und 8 beschriebenen Prozesse sinngemäß wiederholen, wobei von Ebene zu Ebene eine bessere Topographie erreicht wird.
Durch das Verfahren nach der Lehre der Erfindung ist die Möglichkeit gegeben, integrierte Schaltungen mit sehr kurzen Signallaufzeiten herzustellen. Außerdem wird eine weitere Verkleinerung der Schaltkreiseinheit und damit eine weitere Erhöhung der Packungsdichte erreicht. Vor allen Dingen aber erlaubt die neue Technologie nieder­ ohmige Verbindungen zwischen Metallisierungsebenen mit nicht planaren Oberflächen.

Claims (15)

1. Verfahren zum Herstellen von niederohmigen, senkrech­ te Graben und/oder Kontaktlöcher in einer aus Silizium­ oxid bestehenden und zwei Metallisierungsebenen trennen­ den Isolationsschicht füllenden metallischen Verbindungs­ schichten, wie sie als Verdrahtungsebenen in hochinte­ grierten Halbleiterschaltungen verwendet werden, ge­ kennzeichnet durch den Ablauf der folgenden Verfahrensschritte:
  • a) Aufbringen einer aus Siliziumoxid bestehenden Isola­ tionsschicht (3) mit einer die Planarisierung unter­ stützenden Hilfsschicht (4) auf die erste Metallisie­ rungsebene (2),
  • b) Abtragen dieser Doppelschicht, solange bis die Ober­ fläche der ersten Metallisierungsebene freigelegt ist,
  • c) ganzflächiges Abscheiden einer als Ätzbarriere wir­ kenden, die niederohmige metallische Verbindung bil­ denden Schicht (5) und einer weiteren metallischen Schicht (6),
  • d) Strukturierung durch selektives Trockenätzen zunächst der metallisch leitenden Schicht (6) und dann dazu entsprechend der Barriereschicht (5),
  • e) Aufbringen einer aus Siliziumoxid bestehenden Isola­ tionsschicht (7) mit einer die Planarisierung unter­ stützenden Hilfsschicht in der gleichen Weise wie bei a) und b) beschrieben und
  • f) Erzeugung der zweiten Metallisierungsebene.
2. Verfahren nach Anspruch 1, dadurch ge­ kennzeichnet, daß für die Barriereschicht (5) Wolfram, Titan oder Titannitrid und für die metal­ lisch leitende Schicht (6) Aluminium verwendet wird und das selektive Trockenätzen nach Verfahrensschritt d) bei Verwendung von Wolfram, Titan oder Titannitrid als Bar­ riereschicht in einer Fluorionen enthaltenden Atmosphäre und für Aluminium in einer Chlorionen enthaltenden Atmos­ phäre durchgeführt wird.
3. Verfahren nach Anspruch 2, dadurch ge­ kennzeichnet, daß das Schichtdickenver­ hältnis der Barriereschicht (5) zur metallisch leitenden Schicht (6) auf mindestens 1:2 eingestellt wird.
4. Verfahren nach Anspruch 1, dadurch ge­ kennzeichnet, daß zur Herstellung von niederohmigen Verbindungsschichten zwischen den Metalli­ sierungsebenen in nicht justierten Kontaktlöchern (sog. non-nested via holes) anstelle der Verfahrensschritte c), d) und e) folgende Verfahrensschritte durchgeführt werden:
  • 1) Aufbringen einer aus Siliziumoxid bestehenden Isola­ tionsschicht (9) und Einbringen der nicht justierten Kontaktlöcher (12) durch Trockenätzen,
  • 2) konforme Abscheidung der niederohmigen Schicht (10) bis zur Kontaktlochauffüllung und
  • 3) Entfernung dieser Schicht auf den Siliziumoxidbe­ reichen.
5. Verfahren nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die Hilfs­ schicht aus Polyimid gebildet wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die Hilfsschicht aus aufgeschleudertem Glas (spin on glas) gebildet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, da­ durch gekennzeichnet, daß die Pla­ narisierung der Isolationsschichten durch Magnetron- Plasmaätzen vorgenommen wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, da­ durch gekennzeichnet, daß die aus Siliziumoxid bestehende Isolationsschicht durch chemi­ sches Abscheiden aus der Gasphase aufgebracht wird.
9. Verfahren nach einem der Ansprüche 1 bis 7, da­ durch gekennzeichnet, daß die aus Siliziumoxid bestehende Isolationsschicht (3, 7 und 9) durch Vorspannungskathodenzerstäuben (Biassputtern) auf­ gebracht wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, da­ durch gekennzeichnet, daß das Schichtdickenverhältnis der Isolationsschicht (3) zur Hilfsschicht (4) zwischen 0,2 und 2,0 beträgt.
11. Verfahren nach einem der Ansprüche 4 bis 10, da­ durch gekennzeichnet, daß die niederohmige metallische Schicht (6) aus Wolfram, Titan, Titannitrid oder Wolframsilizid bzw. Titansilzid besteht.
12. Verfahren nach einem der Ansprüche 4 bis 11, da­ durch gekennzeichnet, daß die Ent­ fernung der niederohmigen Schicht (6) in einer Fluor­ ionen enthaltenden Atmosphäre vorgenommen wird.
13. Verfahren nach einem der Ansprüche 4 bis 12, da­ durch gekennzeichnet, daß auf die niederohmige Schicht (6) eine weitere Hilfsschicht aufgetragen wird, die die Planarisierung beim Entfernen dieser Schicht unterstützt.
14. Verfahren nach Anspruch 13, dadurch ge­ kennzeichnet, daß die Hilfsschicht aus Polyimid besteht.
15. Verfahren nach Anspruch 13, dadurch ge­ kennzeichnet, daß die Hilfsschicht aus auf­ geschleudertem Glas (Spin on Glas) besteht.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0329969A1 (de) * 1988-02-26 1989-08-30 Texas Instruments Incorporated Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens
EP2081224A1 (de) * 2007-12-27 2009-07-22 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Maskenloses Verfahren zur Vorbereitung von Metallkontakten für die Verbindung von Halbleitersubstraten

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256597A (en) * 1992-09-04 1993-10-26 International Business Machines Corporation Self-aligned conducting etch stop for interconnect patterning

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2655937A1 (de) * 1975-12-31 1977-07-14 Ibm Verfahren zum planaren isolieren von leitungsmustern, durch chemischen niederschlag aus der dampfphase
DE2832740A1 (de) * 1977-07-27 1979-02-01 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
DE2823855A1 (de) * 1978-05-31 1979-12-06 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
EP0019391A1 (de) * 1979-05-12 1980-11-26 Fujitsu Limited Verfahren zur Herstellung einer elektronischen Vorrichtung mit Vielschicht-Verdrahtungsstruktur
GB2119166A (en) * 1982-04-19 1983-11-09 Mitel Corp Integrated circuit planarizing process
DE3339957A1 (de) * 1982-11-04 1984-07-12 Tokyo Shibaura Denki K.K., Kawasaki Verfahren zur herstellung eines halbleiterbauelementes
DE3345040A1 (de) * 1983-12-13 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung einer eingeebneten, die zwei metallisierungen trennenden anorganischen isolationsschicht unter verwendung von polyimid
EP0190490A2 (de) * 1985-01-31 1986-08-13 Gould Inc. Elektrische Dünnschichtverbindungen für integrierte Schaltungen

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2655937A1 (de) * 1975-12-31 1977-07-14 Ibm Verfahren zum planaren isolieren von leitungsmustern, durch chemischen niederschlag aus der dampfphase
DE2832740A1 (de) * 1977-07-27 1979-02-01 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
DE2823855A1 (de) * 1978-05-31 1979-12-06 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
EP0019391A1 (de) * 1979-05-12 1980-11-26 Fujitsu Limited Verfahren zur Herstellung einer elektronischen Vorrichtung mit Vielschicht-Verdrahtungsstruktur
GB2119166A (en) * 1982-04-19 1983-11-09 Mitel Corp Integrated circuit planarizing process
DE3339957A1 (de) * 1982-11-04 1984-07-12 Tokyo Shibaura Denki K.K., Kawasaki Verfahren zur herstellung eines halbleiterbauelementes
DE3345040A1 (de) * 1983-12-13 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung einer eingeebneten, die zwei metallisierungen trennenden anorganischen isolationsschicht unter verwendung von polyimid
EP0190490A2 (de) * 1985-01-31 1986-08-13 Gould Inc. Elektrische Dünnschichtverbindungen für integrierte Schaltungen

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0329969A1 (de) * 1988-02-26 1989-08-30 Texas Instruments Incorporated Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens
EP2081224A1 (de) * 2007-12-27 2009-07-22 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Maskenloses Verfahren zur Vorbereitung von Metallkontakten für die Verbindung von Halbleitersubstraten

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