JPS63104398A - 多層配線基板の製造方法 - Google Patents
多層配線基板の製造方法Info
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- JPS63104398A JPS63104398A JP24842986A JP24842986A JPS63104398A JP S63104398 A JPS63104398 A JP S63104398A JP 24842986 A JP24842986 A JP 24842986A JP 24842986 A JP24842986 A JP 24842986A JP S63104398 A JPS63104398 A JP S63104398A
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、−設電子機器に用いられる多層配線基板の製
造方法に関するものである。
造方法に関するものである。
（従来の技術）
多層配線基板は、各絶縁基板の表裏両面に形成した配線
回路導体の両者を、スルーホールを導通化することによ
って電気的に接続するものであり、その製造方法として
は従来から種々の方法が実施されている。一般には下層
配線上にポリイミド層を形成し、あとでスルーホール部
のエツチングを行ない、その後上層配線を形成すること
でスルーホールを介した上下層の導通を得る。また、場
合によってはスルーホールを形成したポリイミド上に全
面にｉｌｌ！を形成しスルーホール部に選択めっきを行
なってスルーホール内を導体で充填した後、上層配線を
形成する方法もとられている。
回路導体の両者を、スルーホールを導通化することによ
って電気的に接続するものであり、その製造方法として
は従来から種々の方法が実施されている。一般には下層
配線上にポリイミド層を形成し、あとでスルーホール部
のエツチングを行ない、その後上層配線を形成すること
でスルーホールを介した上下層の導通を得る。また、場
合によってはスルーホールを形成したポリイミド上に全
面にｉｌｌ！を形成しスルーホール部に選択めっきを行
なってスルーホール内を導体で充填した後、上層配線を
形成する方法もとられている。
（発明が解決しようとする問題点）
従来のスルーホール形成を化学エツチングにより行う場
合は、オーバーエツチングやアンダエノチングなどの不
良を生じやすく、スルーホール部の下層配線上に薄い酸
化膜のバリヤ層が残り上下層配線に高抵抗の発生原因と
なったり、スルーホールにより生した段差部に上層配線
を形成する場合、スルーホールの側壁・開口角部で断線
等の不良が生じやすい。また、新たに全面薄膜を形成し
てスルーホール内をめっきで充填する方法は工程が繁雑
であるので工程の筒略化が望まれる。
合は、オーバーエツチングやアンダエノチングなどの不
良を生じやすく、スルーホール部の下層配線上に薄い酸
化膜のバリヤ層が残り上下層配線に高抵抗の発生原因と
なったり、スルーホールにより生した段差部に上層配線
を形成する場合、スルーホールの側壁・開口角部で断線
等の不良が生じやすい。また、新たに全面薄膜を形成し
てスルーホール内をめっきで充填する方法は工程が繁雑
であるので工程の筒略化が望まれる。
（発明が解決するための手段）
本発明は上記の如き実状に鑑みなされたもので、絶縁体
にスルーホールを設けてのちスルーホールをめっき等に
よって上層及び下層の配線を接続する方法をとらず、上
層及び下層の配線を接続する導体柱を先に形成してのち
絶縁体にスルーホールが形成される方法をとりスルーホ
ールが４体にて充填された構造となるようにするもので
ある。すなわち、下層配線を選択めっきで形成する際に
用いる全面薄膜とレジストを除去せず、その上に更に導
体柱選択めっき用レジストを形成して選択めっきにて４
体柱を形成し、次いでレジスト及び不要部薄膜を除去し
てのちポリイミドあるいはガラスセラミックスの絶縁層
を設けて、この表面を研磨して導体柱の頭頂面を露出さ
せて、この上に上層配線を選択めっきで形成する方法と
するものである。なお、要求される絶縁層が比較的厚く
て十分な高さの導体柱が得られないような場合には通常
のエツチング法を併用する。
にスルーホールを設けてのちスルーホールをめっき等に
よって上層及び下層の配線を接続する方法をとらず、上
層及び下層の配線を接続する導体柱を先に形成してのち
絶縁体にスルーホールが形成される方法をとりスルーホ
ールが４体にて充填された構造となるようにするもので
ある。すなわち、下層配線を選択めっきで形成する際に
用いる全面薄膜とレジストを除去せず、その上に更に導
体柱選択めっき用レジストを形成して選択めっきにて４
体柱を形成し、次いでレジスト及び不要部薄膜を除去し
てのちポリイミドあるいはガラスセラミックスの絶縁層
を設けて、この表面を研磨して導体柱の頭頂面を露出さ
せて、この上に上層配線を選択めっきで形成する方法と
するものである。なお、要求される絶縁層が比較的厚く
て十分な高さの導体柱が得られないような場合には通常
のエツチング法を併用する。
（作 用）
上記の如く下層導体の選択電解めっき用薄膜をそのまま
導体柱電解めっき用に併用でき繁雑な化学エツチング法
程を選択めっき及び研磨に置きかえられるので製造工程
が簡素化される。また、絶縁層が厚い場合でも化学エツ
チングを必要とする厚みが導体柱の高さ分減少するため
エツチングが容易になり、テーパー状断面の上部間口径
を小さく抑えることができるため、小径、小ピンチのス
ルーホール形成ができる。また、スルーホールが完全に
あるいは大部分が導体で充填されるため接続抵抗が小さ
くなるとともに、上層配線形成時にスルーホール部に段
差がないか、あるいは段差が小さいため接続の信頼性が
高い。
導体柱電解めっき用に併用でき繁雑な化学エツチング法
程を選択めっき及び研磨に置きかえられるので製造工程
が簡素化される。また、絶縁層が厚い場合でも化学エツ
チングを必要とする厚みが導体柱の高さ分減少するため
エツチングが容易になり、テーパー状断面の上部間口径
を小さく抑えることができるため、小径、小ピンチのス
ルーホール形成ができる。また、スルーホールが完全に
あるいは大部分が導体で充填されるため接続抵抗が小さ
くなるとともに、上層配線形成時にスルーホール部に段
差がないか、あるいは段差が小さいため接続の信頼性が
高い。
（実施例）
実施例１
第１図は本発明による多層配線基板の製造方法の実施例
であり、第１図（１）はセラミック基板１の上にＣｕ
−ＣｒＥ［膜２をスパッターで形成し、第１図（２）に
示す如（Ｃｕ−Ｃｒｌ膜２上２上ォトリソグラフィーに
よるフォトレジスト３で線幅２０〜５０−、ピッチ５０
〜１００−のレジストパターンを形成し・第１図（３）
に示す如く電解Ｃｕめっきにより下！ａ配線４を８μの
厚さに選択めっきし、更に、第１図（４）に示す如くフ
ォトリソグラフィーによるフォトレジスト５で径２０〜
５０−のスルーホール用しジストバクーンを形成し、第
１図（５）に示ず如く電解Ｃｕめっきにより高さ２０Ｊ
！ｍの導体柱６を選択めっきして形成し、第１図（６）
に示す如くフォトレジスト３、フォトレジスト５支びＣ
ｕ Ｃｒ薄膜２の不要部分非パターン部を除去し、第
１図（７）に示す如く導体柱６が埋没するよう導体柱端
面よりの厚さ２０ｎｌにポリイミド絶縁層を全１■塗布
してのち硬化させてポリイミド絶縁層７を形成する。続
いて、第１図（８）に示す如くポリイミド絶縁層７の表
面を導体柱６の頭頂面が露出するまで研磨し、第１図（
９）に示す如くポリイミド絶縁層７皮び４体柱６の頭頂
面上に上層配線用のＣｕ −ＣｒＦｊＪ膜８をスパッタ
リングして形成し、更に、フォトリソグラフィーによる
フォトレジスト９で線幅２０〜５０μ、ピンチ５０〜１
００μのレジストパターンを形成し、第１図００１に示
す如く電解Ｃｕめっきにより上層配線１０を８−の厚さ
に選択めっきして形成し、フォトレジスト９及びＣｕ−
Ｃｒ薄膜８の不要部分非パターン部を除去する。
であり、第１図（１）はセラミック基板１の上にＣｕ
−ＣｒＥ［膜２をスパッターで形成し、第１図（２）に
示す如（Ｃｕ−Ｃｒｌ膜２上２上ォトリソグラフィーに
よるフォトレジスト３で線幅２０〜５０−、ピッチ５０
〜１００−のレジストパターンを形成し・第１図（３）
に示す如く電解Ｃｕめっきにより下！ａ配線４を８μの
厚さに選択めっきし、更に、第１図（４）に示す如くフ
ォトリソグラフィーによるフォトレジスト５で径２０〜
５０−のスルーホール用しジストバクーンを形成し、第
１図（５）に示ず如く電解Ｃｕめっきにより高さ２０Ｊ
！ｍの導体柱６を選択めっきして形成し、第１図（６）
に示す如くフォトレジスト３、フォトレジスト５支びＣ
ｕ Ｃｒ薄膜２の不要部分非パターン部を除去し、第
１図（７）に示す如く導体柱６が埋没するよう導体柱端
面よりの厚さ２０ｎｌにポリイミド絶縁層を全１■塗布
してのち硬化させてポリイミド絶縁層７を形成する。続
いて、第１図（８）に示す如くポリイミド絶縁層７の表
面を導体柱６の頭頂面が露出するまで研磨し、第１図（
９）に示す如くポリイミド絶縁層７皮び４体柱６の頭頂
面上に上層配線用のＣｕ −ＣｒＦｊＪ膜８をスパッタ
リングして形成し、更に、フォトリソグラフィーによる
フォトレジスト９で線幅２０〜５０μ、ピンチ５０〜１
００μのレジストパターンを形成し、第１図００１に示
す如く電解Ｃｕめっきにより上層配線１０を８−の厚さ
に選択めっきして形成し、フォトレジスト９及びＣｕ−
Ｃｒ薄膜８の不要部分非パターン部を除去する。
そして第１図（４）〜第１図００を繰り返し実施して多
層配線基板を得る。
層配線基板を得る。
実施例２
第２図は本発明による多層配線基板の製造方法の他の実
施例であり、要求されるポリイミド絶縁層が比較的厚く
、導体柱の形成において選択めっきのみでは十分な高さ
が得られない場合の実施例であり、第１図と同一部分は
同一符号にて示す。
施例であり、要求されるポリイミド絶縁層が比較的厚く
、導体柱の形成において選択めっきのみでは十分な高さ
が得られない場合の実施例であり、第１図と同一部分は
同一符号にて示す。
第２図（１１は実施例１と同様第１図（１）〜第１図（
６）の工程で下層配線４及び導体柱６が形成された状態
を示すもので、次いで第２図（２）に示す如く導体柱６
が埋没し十分な厚さのポリイミド絶縁層が得られるよう
導体柱端面よりの厚さ３０−にポリイミドフェスを全面
塗布してのち硬化させてポリイミド絶縁層７を形成し、
第２図（３）に示す如（ポリイミド絶縁層７の表面を研
磨して平坦にする。本実施例の場合は要求されるポリイ
ミド絶縁層の厚さに対して十分な高さの導体柱が得られ
ない場合の例であるので前記実施例１における如く導体
柱の頭頂面は露出しない。続いて第２図（４）に示す如
く平坦化されたポリイミド絶縁層７の表面にプラズマエ
ツチング用マスクとしてアルミ薄膜１１をスパッタリン
グして形成し、第２図（５）に示す如（フォトリソグラ
フィーによるフォトレジスト１２で径２０〜５０−のス
ルーホール用レジストパターンを形成し、次いで第２図
（６）に示す如くアルミ薄膜１１のスルーホール部の不
要部分を通常の化学エツチングにより除去する。続いて
第２図（７）に示す如くフォトレジスト２及びポリイミ
ド絶８ｉ層７を０□プラズマエツチングして導体柱６の
頭頂面を露出させ、次いで第２図（８）に示す如くアル
ミ薄膜１１を除去し、前記実施例１における第１図（９
）〜第１図００と同じ工程で上層配線用Ｃｕ −Ｃｒ薄
膜８及び上層配線１０を形成し、上記の工程を繰り返し
実施して多層配線基板を得る。
６）の工程で下層配線４及び導体柱６が形成された状態
を示すもので、次いで第２図（２）に示す如く導体柱６
が埋没し十分な厚さのポリイミド絶縁層が得られるよう
導体柱端面よりの厚さ３０−にポリイミドフェスを全面
塗布してのち硬化させてポリイミド絶縁層７を形成し、
第２図（３）に示す如（ポリイミド絶縁層７の表面を研
磨して平坦にする。本実施例の場合は要求されるポリイ
ミド絶縁層の厚さに対して十分な高さの導体柱が得られ
ない場合の例であるので前記実施例１における如く導体
柱の頭頂面は露出しない。続いて第２図（４）に示す如
く平坦化されたポリイミド絶縁層７の表面にプラズマエ
ツチング用マスクとしてアルミ薄膜１１をスパッタリン
グして形成し、第２図（５）に示す如（フォトリソグラ
フィーによるフォトレジスト１２で径２０〜５０−のス
ルーホール用レジストパターンを形成し、次いで第２図
（６）に示す如くアルミ薄膜１１のスルーホール部の不
要部分を通常の化学エツチングにより除去する。続いて
第２図（７）に示す如くフォトレジスト２及びポリイミ
ド絶８ｉ層７を０□プラズマエツチングして導体柱６の
頭頂面を露出させ、次いで第２図（８）に示す如くアル
ミ薄膜１１を除去し、前記実施例１における第１図（９
）〜第１図００と同じ工程で上層配線用Ｃｕ −Ｃｒ薄
膜８及び上層配線１０を形成し、上記の工程を繰り返し
実施して多層配線基板を得る。
なお、ポリイミド絶縁層７の代わりにガラスセラミック
スを用いる場合は乾燥後表面を研にし、その後焼成して
導体柱の頭頂面を露出させる。
スを用いる場合は乾燥後表面を研にし、その後焼成して
導体柱の頭頂面を露出させる。
（発明の効果）
従来のスルーホール形成を化学エツチングにより行う場
合は、オーバーエッチやアンダエッチなどの不良を生じ
やすく、スルーホールに薄い酸化膜のバリヤ層が残り上
下層間配線に高抵抗の発生原因となったり、上層配線形
成時にスルーホール部に段差を生じたりの不具合がある
が、本発明による製造方法によればスルーホールが導体
で充填され、研磨によって段差もなくなり上記の如き問
題が解決され信顛性が大きく向上する。
合は、オーバーエッチやアンダエッチなどの不良を生じ
やすく、スルーホールに薄い酸化膜のバリヤ層が残り上
下層間配線に高抵抗の発生原因となったり、上層配線形
成時にスルーホール部に段差を生じたりの不具合がある
が、本発明による製造方法によればスルーホールが導体
で充填され、研磨によって段差もなくなり上記の如き問
題が解決され信顛性が大きく向上する。
更に、絶縁層が薄くてよい場合は比較的Ｖ、雑なエツチ
ングに代えて導体柱の選択めっき及び絶縁層の表面研磨
という簡単な方法でφ２０−×厚２〇−の微細スルーホ
ールをもつ多層構造が得られる。
ングに代えて導体柱の選択めっき及び絶縁層の表面研磨
という簡単な方法でφ２０−×厚２〇−の微細スルーホ
ールをもつ多層構造が得られる。
また、絶縁層の所要厚さが大なる場合は従来の製造方法
におけるエツチングではその断面がテーパー状になるた
め不具合であったが、本発明の製造方法では従来の化学
エツチングあるいはプラズマエツチングを併用するとは
いえエツチングする厚みが導体柱の高さだけ減少するの
でエツチングが容易となり断面がテーパー状になること
なく上部部分も小さくできるので小径、小ピツチのスル
ーホール形成が可能となる。
におけるエツチングではその断面がテーパー状になるた
め不具合であったが、本発明の製造方法では従来の化学
エツチングあるいはプラズマエツチングを併用するとは
いえエツチングする厚みが導体柱の高さだけ減少するの
でエツチングが容易となり断面がテーパー状になること
なく上部部分も小さくできるので小径、小ピツチのスル
ーホール形成が可能となる。
第１図（１１〜ＱＱＩ及び第２図（１１〜（８）は本発
明のそれぞれ実施例１及び実施例２における多層配線基
板の製造方法を説明するための主要製造工程における基
板の要部断面図である。 １；セラミック基板、４：下側導体配線層、６：導体柱
、７：絶縁体、１０：上側導体配線層。 代理人 弁理士 竹 内 守 第１図
明のそれぞれ実施例１及び実施例２における多層配線基
板の製造方法を説明するための主要製造工程における基
板の要部断面図である。 １；セラミック基板、４：下側導体配線層、６：導体柱
、７：絶縁体、１０：上側導体配線層。 代理人 弁理士 竹 内 守 第１図
Claims (1)
- 複数層の導体配線層および導体配線層間に位置するポ
リイミドまたは結晶化ガラス絶縁層とからなる多層配線
基板の製造方法において、上記各層の絶縁層に対して下
側導体配線層を選択めっきにて形成し、さらに所要位置
に選択めっきにて導体柱を形成し、これら下側導体配線
層及び導体柱を上記絶縁体にて蔽いその表面を研磨して
表面平坦な導体柱頭頂面を露出させ、この上に選択めっ
きにて上側導体配線層を形成して導体柱により下側導体
配線層と上側導体配線層とを接続し、順次上記の操作を
繰り返して多層配線基板とすることを特徴とする多層配
線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24842986A JPS63104398A (ja) | 1986-10-21 | 1986-10-21 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24842986A JPS63104398A (ja) | 1986-10-21 | 1986-10-21 | 多層配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104398A true JPS63104398A (ja) | 1988-05-09 |
| JPH0240233B2 JPH0240233B2 (ja) | 1990-09-10 |
Family
ID=17177991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24842986A Granted JPS63104398A (ja) | 1986-10-21 | 1986-10-21 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104398A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286193A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 薄膜多層回路基板の製造方法 |
| JPH03270092A (ja) * | 1990-03-19 | 1991-12-02 | Fujitsu Ltd | 多層配線基板の形成方法 |
| JPH04352387A (ja) * | 1991-05-29 | 1992-12-07 | Kyocera Corp | 多層回路基板及びその製造方法 |
| US5196089A (en) * | 1990-08-28 | 1993-03-23 | Ngk Spark Plug Co., Ltd. | Multilayer ceramic substrate for mounting of semiconductor device |
| JP2000340905A (ja) * | 1999-05-28 | 2000-12-08 | Toppan Printing Co Ltd | 光・電気配線基板及び製造方法並びに実装基板 |
| JP2001007529A (ja) * | 1999-06-23 | 2001-01-12 | Ibiden Co Ltd | 多層プリント配線板及び多層プリント配線板の製造方法、半導体チップ及び半導体チップの製造方法 |
| JP2010529693A (ja) * | 2007-06-11 | 2010-08-26 | ピーピージー インダストリーズ オハイオ， インコーポレイテッド | 高密度相互接続（ｈｄｉ）基材材料上の誘電コーティングを貫く固体ブラインドビアを形成する方法 |
| JP2013110347A (ja) * | 2011-11-24 | 2013-06-06 | Toppan Printing Co Ltd | 貫通電極付き配線基板の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636443U (ja) * | 1992-10-26 | 1994-05-17 | 正士 神志那 | 二段座板付椅子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134497A (ja) * | 1983-12-23 | 1985-07-17 | 株式会社日立製作所 | 配線基板およびその製造方法 |
-
1986
- 1986-10-21 JP JP24842986A patent/JPS63104398A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134497A (ja) * | 1983-12-23 | 1985-07-17 | 株式会社日立製作所 | 配線基板およびその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286193A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 薄膜多層回路基板の製造方法 |
| JPH03270092A (ja) * | 1990-03-19 | 1991-12-02 | Fujitsu Ltd | 多層配線基板の形成方法 |
| US5196089A (en) * | 1990-08-28 | 1993-03-23 | Ngk Spark Plug Co., Ltd. | Multilayer ceramic substrate for mounting of semiconductor device |
| JPH04352387A (ja) * | 1991-05-29 | 1992-12-07 | Kyocera Corp | 多層回路基板及びその製造方法 |
| JP2000340905A (ja) * | 1999-05-28 | 2000-12-08 | Toppan Printing Co Ltd | 光・電気配線基板及び製造方法並びに実装基板 |
| JP2001007529A (ja) * | 1999-06-23 | 2001-01-12 | Ibiden Co Ltd | 多層プリント配線板及び多層プリント配線板の製造方法、半導体チップ及び半導体チップの製造方法 |
| JP2010529693A (ja) * | 2007-06-11 | 2010-08-26 | ピーピージー インダストリーズ オハイオ， インコーポレイテッド | 高密度相互接続（ｈｄｉ）基材材料上の誘電コーティングを貫く固体ブラインドビアを形成する方法 |
| JP2013110347A (ja) * | 2011-11-24 | 2013-06-06 | Toppan Printing Co Ltd | 貫通電極付き配線基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0240233B2 (ja) | 1990-09-10 |
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