JPH03270092A - 多層配線基板の形成方法 - Google Patents

多層配線基板の形成方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 基板に形成された第１のパターンの上層に絶縁層を介し
て第２のパターンを積層し、該第１と第２のパターン間
がパターン接続ビアによって接続されように形成された
多層配線基板の形成方法に関し、 ビアの強度を強固にすることで、熱膨張などによって断
線が生しることのないようにすると共に、積層の平坦化
により積層を容易にすることを目的とし、 基板の所定面に形成された第１の導電層に第１のパター
ンを積層し、更に、第１のパターンの上層に感光レジス
トを積層することで該感光レジストにビアホールを加工
し、該第１の導電層を電極として該ビアホールに電気メ
ッキによるパターン接続ビアを形成するビア形成工程と
、該感光レジストおよび該第１の導電層の所定個所を除
去後、該第１のパターンおよび該パターン接続ビアを覆
うようにポリイミドより成る絶縁層を積層し、該絶縁層
の上層を除去することで該パターン接続ビアの先端部を
露出させる絶縁層形成工程と、露出された該先端部に接
続されるよう該絶縁層の上層に第２の導電層および第２
のパターンを形成するパターン形成工程とによって積層
するように、また、該第２のパターンの上層に更に、該
ビア形成工程と、該絶縁層形成工程と、該パターン形成
工程とを施すことで、該第２のパターンの上層に積層さ
れた絶縁層の上層には該パターン接続ビアによって該第
２のパターンに接続される第３の導電層と、第３のパタ
ーンとの積層を行うように構成する。
〔産業上の利用分野〕
本発明は基板に形成された第１のパターンの上層に絶縁
層を介して第２のパターンを積層し、該第１と第２のパ
ターン間がパターン接続ビアによって接続されように形
成された多層配線基板の形成方法に関する。
近年、電子機器の構成に広く用いられるセラミック基板
は、高密度実装化に伴い多層化された多層配線基板が使
用されるようになった。
このような多層配線基板は、−船釣に、セラミック基板
の上面にパターンと絶縁層とを交互に積層するように形
成されている。
しかし、このような多数のパターンの積層に際しては、
所定の個所では上層と下層とに位置したパターンの互い
が電気導通を有するように形成されることが必要となる
。
［従来の技術］ 従来は第５図および第６図に示すように構成されていた
。第５図は従来の側面断面図１第６図の（ａ）〜（ｈ）
は従来の製造工程図である。
第５図に示すように、ビア６が設けられたセラミック材
より成る基板１の上面には複数のパターン２０〜２３が
絶縁層２４〜２６を介して積層されることで多層配線基
板の形成が行われていた。
このような多層化は、第６図の（ａ）に示すように、先
づ、基板工の上面にはビア６に接続されるパターン２０
を形成し、パターン２０を（ｂ）に示すように、感光ポ
リイミドまたはポリイミドによる絶縁層２４によって覆
う。
この絶縁層２４には（ｃ）に示すようにパターン２０の
所定個所を露出させるホール２７を現像またはエツチン
グによって加工し、次に、（ｄ）に示すように絶縁層２
４の上層にパターン２１の積層を行う。
この場合、パターン２１はホール２７を通して、パター
ン２０に接続されるように形成される。
また、パターン２１の上層にパターン２２を積層する場
合は、（ｅ）に示すように、パターン２１覆う前述と同
様の感光ボリイごドまたはポリイミドによる絶縁層２５
を積層し、（ｆ）に示すように、絶糧層２５に現像また
はエツチングによるホール２７を加工し、（ｇ）に示す
ように、絶縁層２５の上層にパターン２２の積層を行う
。
更に、パターン２２の上層にパターン２３を積層する場
合は、前述と同様に、パターン２２を覆う絶縁層２６を
（ｈ）に示すように積層後、前述のホール２７を絶縁層
２６に加工し、第５図に示すように、絶縁層２６の上層
にパターン２３を積層することで製造することが行われ
る。
したがって、パターン２０の上層にはパターン２０に接
続されたパターン２１を、パターン２１の上層にはパタ
ーン２１に接続されたパターン２２を、更に、パターン
２２の上層にはパターン２２に接続されたパターン２３
をそれぞれ積層することで基板１に対する多層化が行わ
れていた。
を容易にすることを目的とする。
（発明が解決しようとする課題） このような絶縁Ｊ！２４〜２６を介してパターン２０〜
２３を積層する構成では、第５図のＡ部に示すように、
ホール２７の個所に於いてパターン２０〜２３が極端に
屈折された状態となるため、特に、熱膨張により伸縮が
生じた時、積層間に剪断力が生じ、パターン２０〜２３
の屈折部に断線が発生することになる。
また、積層された層数が増加すると、上層になる程、パ
ターン２０〜２３が曲折された形状となり、パターン２
０〜２３の形成が困難となり、積層可能な層数には限界
が生しる。
したがって、パターン２０〜２３は熱膨張などによって
断線が生じ易く、しかも、層数の多い多層化が困難とな
る問題を有していた。
そこで、本発明では、ビアの強度を強固にすることで、
熱膨張などによって断線が生じることのないようにする
と共に、積層の平坦化により積層（課題を解決するため
の手段） 第１図の（ａ）〜（ｃ）は木毛１の発明の原理説明図、
第２図は木毛２の発明の原理説明図である。
第１図の（ａ）〜（ｃ）および第２図に示すように、基
板１の所定面に形成された第１の導電層２に第１のパタ
ーン３を積層し、更に、第１のパターン３の上層に感光
レジスト４を積層することで該感光レジスト４にビアホ
ール４Ａを加工し、該第１の導電層２を電極として該ビ
アホール４Ａに電気メッキによるパターン接続ビア５を
形成するビア形成工程ａと、該感光レジスト４および該
第１の導電層２の所定個所を除去後、該第１のパターン
３および該パターン接続ビア５を覆うようにボリイ≧ド
より成る絶縁層７を積層し、該絶縁層７の上層を除去す
ることで該パターン接続ビア５の先端部５Ａを露出させ
る絶縁層形成工程すと、露出された該先端部５Ａに接続
されるよう該絶縁層７の上層に第２の導電層８および第
２のパターン９を形成するパターン形成工程Ｃとによっ
て積層するように、また、該第２のパターン９の上層に
更に、該ビア形成工程ａと、該絶縁層形成工程すと、該
パターン形成工程Ｃとを施すことで、該第２のパターン
９の上層に積層され絶縁層７には、該パターン接続ビア
５によって該第２のパターン９に接続される第３の導電
層１０と、第３のパターン１１との積層を行うように構
成する。
このように構成することによって前述の課題は解決され
る。
〔作用〕
即ち、基板１の上面に形成された第１の導電層２の上層
に第１のパターン３を形成し、第１のパターン３を感光
レジスト４によって覆い、感光レジスト４の所定個所に
ビアホール４Ａを加工し、第１の導電層２を電極として
電気メッキによりビアホール４Ａにパターン接続ビア５
を形成し、パターン接続ビア５の形成後は、感光レジス
ト４および第１の導電層２の所定個所を除去し、新たに
、第１のパターン３にはポリイミドより戒る絶縁層７を
積層し、積層後、絶縁層７の表層を除去することでパタ
ーン接続ビア５の先端部５Ａを露出させ、第２の導電層
８および第２のパターン９の積層を行い、第１のパター
ン３の上層にはパターン接続ビア５によって接続された
第２のパターン９の積層が行われるようにしたものであ
る。
また、更に、第２のパターン９の上層に同様のパターン
接続ビア５の形成を行い、パターン接続ビア５によって
接続された第３のパターン１１の積層を行うことができ
る。
したがって、第１と第２のパターン３．９および第２と
第３のパターン９，１１のそれぞれは電気メッキによっ
て形成された気密な粒子を有するパターン接続ビア５に
よって接続されることになり、従来のような断線を生し
ることがなくなり、強固で、かつ、電気特性が良好とな
る。
更に、多数の積層が行われてもパターンの曲折を小さく
することができ、多層化を容易にすることができる。
〔実施例〕
以下本発明を第３図および第４図を参考に詳細に説明す
る。第３図は木筆１と第２の発明による一実施例の側面
断面図、第４図の（ａ）〜（ｑ）は木筆１と第２の発明
の製造工程図である。全図を通じて、同一符号は同一対
象物を示す。
第３図に示すように、ビア６が形成された基板１の上面
に第１の導電層２と第１のパターン３を１層し、第１の
パターン３には電気メッキ加工によるパターン接続ビア
５を形成し、ポリイミドより成る絶縁層７−１を介して
第１のパターン３の上層に積層された第２の導電層８と
第２のパターン９とにパターン接続ビア５が接続される
ように構成したものである。
また、第２のパターン９に同様なパターン接続ビア５を
形成することで、第２のパターン９の上層に、更に、絶
縁層７−２を介して第３の導電層１０と第３のパターン
の積層を行い、パターン接続ビア５によって第２のパタ
ーン９に接続されるように積層することが行える。
このような多層化による積層は、実際に、第４図の製造
工程図に示す順序によって製造することが行える。
第４図の（ａ）に示すように、基板１の上面にチタンＴ
ｉ、　１ｑｃｕなどをスパッタすることで形成された第
１の導電層２に所定の形状に形成された第１のパターン
３の積層を行い、（ｂ）に示すように、第１の導電層２
および第１のパターン３を所定の厚み（約２０μｍ）の
感光レジス目によって覆う。
この感光レジスト４には（ｃ）に示すように、エツチン
グによって直径約８０μｍビアホール４＾を設ける。
次に、第１の導電層２を電極として電気メッキを施すこ
とで、（ｄ）に示すように、ビアホール４八に銅Ｃｕの
パターン接続ビア５を形成する。
この場合の電気メッキに際しては、電流密度を５〜ＩＯ
Ａ／ｄｍ２となる槽に調整し、光沢剤を添加し、更に、
引張強度を強くするようレベルの高い槽であることが望
ましい。
このようにしてパターン接続ビア５を形成した後は、（
ｅ）に示すように、エツチングによって感光レジスト４
および第１のパターン３が積層された個所を除く第１の
導電層２の除去を行い、（ｆ）に示すように、第１のパ
ターン３を覆うようポリイミドワニスを塗布し、硬化さ
せ、ポリイミドによる絶縁層７−１を積層する。
この場合の塗布は、パターン接続ビア５が多少突出され
る状態となる厚みになるように行うことが必要である。
次に、パターン接続ビア５の先端部５Ａに付着された絶
縁層７−１を除去するよう、例えば、酸素０２を用いた
りアクティブイオンエツチングまたはイオンミーリング
などによって（ｇ）に示すように、先端部５Ａを絶縁層
？−１から露出させる。
このようにして先端部５＾が露出された絶縁層７１の上
層には前述と同様の第２の導電層８および第２のパター
ン９の積層を行い、（ｈ）に示すように第１のパターン
３と第２のパターン９とがパターン接続ビア５によって
接続される。
このように構成すると、第２のパターン９とパターン接
続ビア５との接合部には第５図の４部に示す屈折が生し
ることのないように、平滑な状態にすることでき、更に
、強固なパターン接続ビア５によって第１のパターン３
と第２のパターン９とが接続されることになり、前述の
ような熱膨張による断線などの障害を防止することが行
える。
また、更に、第２のパターン９の上層に第３のパターン
■１の積層を行う場合は、前述と同様に、（ｉ）に示す
ように、第２のパターン９および第２の導電層８を覆う
ように感光レジスト４の積層を行い、感光レジスト４の
所定個所に（ｊ）に示すように、ビアホール４Ａをエツ
チングによって設け、今度は、第２の導電層８を電極と
して電気メッキを施し、（ｋ）に示すように、第２のパ
ターン９にパターン接続ビア５の形成を行う。
パターン接続ビア５の形成後は、　（ｆｆｉ）に示すよ
うに感光レジスト４および第２のパターン９が積層され
た個所以外の第２の導電層８の除去を行い、（ｍ）に示
す、絶縁層７−２の積層を行う。
この絶縁層７−２にはりアクティブイオンエッチング行
うことでパターン接続ビア５の先端部５八に付着された
ポリイミドを除去し、（ｎ）に示すように絶縁層７−２
から先端部５八を露出させ、（ｐ）に示すように第３の
導電層重０および第３のパターンＩＩの積層を行い、第
３の導電層１０および第３のパターン１１の積層後は、
エツチングによって（ｑ）に示すように第３のパターン
１１が積層された個所以外の第３の導電層ＩＯの除去を
行うことで、第１のパターン３の上層に第２のパターン
９を、第２のパターン９の上層に第３のパターン１１を
積層すると共に、それぞれの互いがパターン接続ビア５
によって接続されるようにすることができる。
また、第３の上層に、更に第４のパターンを積層する場
合は、電気メッキを施す時の電極となる第３の導電層１
０が除去されていない（ｐ）に示す状態を用いることが
必要である。
したがって、以下同様の工程によって複数のパターンを
絶縁層を介して積層する多層化を容易に行うことができ
る。
〔発明の効果］ 以上説明したように、本発明によれば、電気メッキによ
って形成されパターン接続ビアによって複数のパターン
を接続し、積層を行うことで、強固なパターン接続ビア
によって接合され、かつ、パターンとパターン接続ビア
との接合部を平滑に形成することができる。
したがって、従来のような熱膨張による断線障害がなく
なり、更に、多層化が容易となり、品質の向上および信
頼性の向上が図れ、実用的効果は大である。
【図面の簡単な説明】
第１図の（ａ）〜（ｃ）は水弟１の発明の原理説明図。 第２図は水弟２の発明の原理説明図。 第３図は水弟１と第２の発明による一実施例の側面断面
図。 第４図の（ａ）〜（ｑ）は水弟１と第２の発明の製造工
程図。 第５図は従来の側面断面図。 第６図の（ａ）〜（ｈ）は従来の製造工程図を示す。 図において、 １は基板、　　　　　　　２は第１の導電層。 ３はパターン、　　　　　４は感光レジスト。 ５はパターン接続ビア、６はビア。 ７は絶縁層、　　　　　　８は第２の導電層。 ９は第２のパターン、１０は第３の導電層。 １１は第３のパターン１４＾はビアホール。 ５＾は先端部を示す。 （０，） ４ＡＦ：ｌ”Ｔ７ｒ、−／し 半艶１の膏明の原理説明画 第１　図 １１第３のノ＼°ターン ３擲１のバフーン ′＄第２の発明の滑理詫明図 イ基子反 ６ビア オ第１とろ２の宅Ｂ月１＝よる一実方色青りのＩＱｌ）
面ｄ升面図第３０ 従来のイＱ１ｊ面断面図 第５図 従来の製造工程図 第６図

Claims (1)

  1. 【特許請求の範囲】 〔１〕基板（１）の所定面に形成された第１の導電層（
    ２）に第１のパターン（３）を積層し、更に、第１のパ
    ターン（３）の上層に感光レジスト（４）を積層するこ
    とで該感光レジスト（４）にビアホール（４Ａ）を加工
    し、該第１の導電層（２）を電極として該ビアホール（
    ４Ａ）に電気メッキによるパターン接続ビア（５）を形
    成するビア形成工程（ａ）と、該感光レジスト（４）お
    よび該第１の導電層（２）の所定個所を除去後、該第１
    のパターン（３）および該パターン接続ビア（５）を覆
    うようにポリイミドより成る絶縁層（７）を積層し、該
    絶縁層（７）の上層を除去することで該パターン接続ビ
    ア（５）の先端部（５Ａ）を露出させる絶縁層形成工程
    （ｂ）と、露出された該先端部（５Ａ）に接続されるよ
    う該絶縁層（７）の上層に第２の導電層（８）および第
    ２のパターン（９）を形成するパターン形成工程（ｃ）
    とによって積層することを特徴とする多層配線基板の形
    成方法。 〔２〕請求項１記載の前記第２のパターン（９）の上層
    に更に、前記ビア形成工程（ａ）と、前記絶縁層形成工
    程（ｂ）と、前記パターン形成工程（ｃ）とを施すこと
    で、該第２のパターン（９）の上層に積層された絶縁層
    （７）の上層には前記パターン接続ビア（５）によって
    該第２のパターン（９）に接続される第３の導電層（１
    ０）と、第３のパターン（１１）との積層を行うことを
    特徴とする多層配線基板の形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233936A (en) * 1990-09-07 1993-08-10 The Charles Stark Draper Laboratory, Inc. Method and apparatus for detecting skipped stitches for a chainstitch sewing machine

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04355990A (ja) * 1990-09-18 1992-12-09 Fujitsu Ltd 回路基板およびその製造方法
JPH06105836B2 (ja) * 1990-10-05 1994-12-21 富士通株式会社 薄膜多層基板の製造方法
US5425816A (en) * 1991-08-19 1995-06-20 Spectrolab, Inc. Electrical feedthrough structure and fabrication method
US5334306A (en) * 1991-12-11 1994-08-02 At&T Bell Laboratories Metallized paths on diamond surfaces
US5766670A (en) * 1993-11-17 1998-06-16 Ibm Via fill compositions for direct attach of devices and methods for applying same
US5373627A (en) * 1993-11-23 1994-12-20 Grebe; Kurt R. Method of forming multi-chip module with high density interconnections
JP2571677B2 (ja) * 1994-11-22 1997-01-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体装置の製造方法
CN1144944C (zh) * 1995-03-29 2004-04-07 罗伯特·博施有限公司 用于喷油嘴的孔片
RU2158846C2 (ru) * 1995-03-29 2000-11-10 Роберт Бош Гмбх Диск с отверстиями, в частности, для клапанных форсунок и способ изготовления диска с отверстиями
CN1149907A (zh) * 1995-03-29 1997-05-14 罗伯特·博施有限公司 孔片的制造方法
DE69821399T2 (de) * 1997-03-25 2004-12-09 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Elektronische Verdrahtungsstruktur und ihre Herstellung
US6613986B1 (en) * 1998-09-17 2003-09-02 Ibiden Co., Ltd. Multilayer build-up wiring board
JP3169907B2 (ja) * 1998-09-25 2001-05-28 日本電気株式会社 多層配線構造およびその製造方法
US6120693A (en) * 1998-11-06 2000-09-19 Alliedsignal Inc. Method of manufacturing an interlayer via and a laminate precursor useful for same
JP3778003B2 (ja) * 2001-05-21 2006-05-24 日本電気株式会社 多層配線基板設計方法
JP3904484B2 (ja) * 2002-06-19 2007-04-11 新光電気工業株式会社 シリコン基板のスルーホールプラギング方法
US7701323B1 (en) * 2003-05-30 2010-04-20 Interconnect Portfolio Llc Low profile discrete electronic components and applications of same
US7831303B2 (en) * 2003-06-17 2010-11-09 Medtronic, Inc. Cardiac pacing apparatus and method for continuous capture management
US7974707B2 (en) * 2007-01-26 2011-07-05 Cyberonics, Inc. Electrode assembly with fibers for a medical device
DE102009038674B4 (de) 2009-08-24 2012-02-09 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Herstellung eines mindestens eine keramische Schicht umfassenden struktururierten Schichtstapels
KR101884430B1 (ko) * 2012-10-15 2018-08-01 삼성전기주식회사 다층 인쇄회로기판 및 그 제조 방법
EP3123843B1 (en) 2014-03-25 2021-06-09 Stratasys Ltd. Method for fabricating cross-layer pattern
CN107614265A (zh) 2015-03-25 2018-01-19 斯特拉塔西斯公司 导电油墨原位烧结的方法和系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104398A (ja) * 1986-10-21 1988-05-09 日本特殊陶業株式会社 多層配線基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4430365A (en) * 1982-07-22 1984-02-07 International Business Machines Corporation Method for forming conductive lines and vias
DE3522852C2 (de) * 1985-06-26 1994-06-01 Gao Ges Automation Org Verfahren zur Herstellung eines Zwischenträgers für Halbleiterkörper
DE3750641T2 (de) * 1986-02-19 1995-04-06 Hitachi Ltd Hitzehärtbares Harz, Prepreg und Verwendung zu Laminaten.
US4879156A (en) * 1986-05-02 1989-11-07 International Business Machines Corporation Multilayered ceramic substrate having solid non-porous metal conductors
JPH0754872B2 (ja) * 1987-06-22 1995-06-07 古河電気工業株式会社 二層印刷回路シ−トの製造方法
EP0317770A1 (en) * 1987-11-23 1989-05-31 Texas Instruments Incorporated Self aligned planar metal interconnection for a VLSI device
US5025303A (en) * 1988-02-26 1991-06-18 Texas Instruments Incorporated Product of pillar alignment and formation process
US5117069A (en) * 1988-03-28 1992-05-26 Prime Computer, Inc. Circuit board fabrication
US4896464A (en) * 1988-06-15 1990-01-30 International Business Machines Corporation Formation of metallic interconnects by grit blasting
US4917759A (en) * 1989-04-17 1990-04-17 Motorola, Inc. Method for forming self-aligned vias in multi-level metal integrated circuits
US4970106A (en) * 1989-06-02 1990-11-13 International Business Machines Corporation Thin film multilayer laminate interconnection board
US4983250A (en) * 1989-06-16 1991-01-08 Microelectronics And Computer Technology Method of laser patterning an electrical interconnect
JP2761776B2 (ja) * 1989-10-25 1998-06-04 Ii Ai Deyuhon De Nimoasu Ando Co 多層回路板の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104398A (ja) * 1986-10-21 1988-05-09 日本特殊陶業株式会社 多層配線基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233936A (en) * 1990-09-07 1993-08-10 The Charles Stark Draper Laboratory, Inc. Method and apparatus for detecting skipped stitches for a chainstitch sewing machine

Also Published As

Publication number Publication date
AU628726B2 (en) 1992-09-17
DE69133409T2 (de) 2004-12-23
AU7358191A (en) 1992-01-30
EP0450381B1 (en) 2004-08-11
EP0450381A3 (en) 1992-08-19
DE69133409D1 (de) 2004-09-16
JP2773366B2 (ja) 1998-07-09
US5562970A (en) 1996-10-08
US5207865A (en) 1993-05-04
EP0450381A2 (en) 1991-10-09

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