DE69133409T2 - Verfahren zur Herstellung von Mehrschichtstrukturen - Google Patents

Verfahren zur Herstellung von Mehrschichtstrukturen Download PDF

Info

Publication number
DE69133409T2
DE69133409T2 DE69133409T DE69133409T DE69133409T2 DE 69133409 T2 DE69133409 T2 DE 69133409T2 DE 69133409 T DE69133409 T DE 69133409T DE 69133409 T DE69133409 T DE 69133409T DE 69133409 T2 DE69133409 T2 DE 69133409T2
Authority
DE
Germany
Prior art keywords
electrically conductive
layer
conductive layer
pattern
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69133409T
Other languages
English (en)
Other versions
DE69133409D1 (de
Inventor
Kazuaki Kawasaki-shi Satoh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of DE69133409D1 publication Critical patent/DE69133409D1/de
Application granted granted Critical
Publication of DE69133409T2 publication Critical patent/DE69133409T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/002Etching of the substrate by chemical or physical means by liquid chemical etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0041Etching of the substrate by chemical or physical means by plasma etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/243Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00Stock material or miscellaneous articles
    • Y10S428/901Printed circuit
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Mehrschichtstrukturen, wie beispielsweise in hybriden IS (integrierte Schaltungen) oder Halbleitervorrichtungen usw. verwendet. Insbesondere betrifft die vorliegende Erfindung die Bereitstellung von zuverlässigen Verbindungen zwischen elektrisch leitenden Schichten, die durch eine isolierende Schicht dazwischen isoliert sind.
  • Viele Arten der Mehrschichtstruktur und Verfahren zur Herstellung solcher Strukturen, beispielsweise für hybride IS (integrierte Schaltungen) oder Halbleitervorrichtungen, sind vorgeschlagen worden. Ein typischer Vorschlag wird in der ungeprüften japanischen Patentveröffentlichung Sho-63-244796 gefunden und in 1 gezeigt. Bei diesem vorgeschlagenen Verfahren werden die folgenden Schritte angewandt:
    • (a) Bilden einer Schicht für ein Verdrahtungsmuster 31 auf einer ersten elektrisch leitenden Schicht 38 auf einer isolierenden Schicht 37;
    • (b) Bilden eines ersten Resist-Musters 32 darauf, unter Verwendung welches Verdrahtungsmuster 31 gebildet wird;
    • (c) Bilden eines zweiten Resist-Musters 33 auf dem ersten Resist-Muster 32, das ein Loch 34 aufweist, das über dem Verdrahtungsmuster 31 (1a) angeordnet ist, und Bilden einer Säule 35 im Loch 34 durch Elektroplattierung;
    • (d) Entfernen des ersten und zweiten Resist-Musters 32 und 33; dann Bilden einer Polyimidharzschicht 36 (1b); und Freilegen eines Oberteils der Säule 35 durch Polieren oder Ätzen der Oberfläche der Polyimidharzschicht;
    • (e) Bilden einer zweiten elektrisch leitenden Schicht 38' (1c) und eines zweiten Verdrahtungsmusters 31' (1d) über der Polyimidharzschicht 36, einschließlich des Säulenoberteils.
  • Bei diesem Verfahren ist das Oberteil der Säule flach, wie aus der Beschreibung von 1(b) und 1(c) verständlich wird, wo das Säulenoberteil flach gezeigt wird. Es ist bestimmt worden, dass als eine Folge der Kontakt zwischen der Säule und der elektrisch leitenden Schicht 8 darauf nicht stark genug ist, um einer mechanischen Belastung, die durch Wärmezyklen usw. verursacht wird, zu widerstehen, was zur Möglichkeit des Zusammenbruchs der Verbindung führen kann. Entsprechend verschlechtert sich die Zuverlässigkeit der elektrischen Verbindung zwischen den Vielfach-Schichten. Darüber hinaus, wenn das Säulenoberteil durch mechanisches Polieren der Oberfläche der isolierenden Schicht 36 abgeflacht werden soll, ist das Polieren sehr schwer zu bewerkstelligen, da das Substrat als Folge der Polyimidharzbeschichtung dazu neigt, sich zu biegen.
  • Das 6. IEEE/CHMT Internationale Elektronische Herstellungstechnologie-Symposium, 26. April 1989, Nara, Japan, Seite 128–131, "Eine säulenförmige Durchgangslochstruktur in einer Cu-Polyimidmehrschichtstruktur" offenbart ein Verfahren zur Herstellung einer Mehrschichtstruktur, das umfasst:
    • (a) Bilden einer ersten elektrisch leitenden Schicht;
    • (b) Bereitstellen einer Resist-Schicht mit einem Durchgangsloch, welches auf der ersten elektrisch leitenden Schicht angeordnet ist;
    • (c) Bilden einer Durchgangsleitung im Durchgangsloch durch elektrisches Plattieren eines Metalls darin;
    • (d) Entfernen der Reist-Schicht; und dann
    • (e) Bilden einer Schicht aus lichtempfindlichem Material (Polyimidvorstufe) über der ersten elektrisch leitenden Schicht und der Durchgangsleitung;
    • (f) selektives Belichten des lichtempfindlichen Materials mit Licht unterschiedlicher Belichtungsenergien, um Teile des Materials selektiv mehr oder weniger in der Entwicklerflüssigkeit löslich zu machen, so dass bei Entwicklung und Härtung das Material geglättet wird und das Oberteil der Durchgangsleitung freigelegt wird, und
    • (g) Bilden einer zweiten elektrisch leitenden Schicht über dem gehärteten Material und dem freigelegten Teil der Durchgangsleitung.
  • EP-0 099 544 offenbart ein Verfahren zur Herstellung eines elektrischen Verbindungspakets mit einem dielektrischen Körper, der Durchgangslöcher darin aufweist, die eine ebene Oberfläche mit dem dielektrischen Körper bilden, bei welchem Verfahren:
    • (a) eine Deckschicht des leitenden Materials auf der ebenen Oberfläche aufgebracht wird.
    • (b) die Schicht des leitenden Materials in einem Schaltungsmuster, das mit den Durchgangslöchern verbunden ist, abgegrenzt wird,
    • (c) eine Ätzmaske auf der Oberfläche des Schaltungsmusters gebildet wird, um festzulegen, wo Durchgangsbolzen gebildet werden sollen,
    • (d) unmaskierte Bereiche des Schaltungsmusters geätzt werden, um die Dicke des Schaltungsmusters zu verringern und Durchgangsbolzen zu bilden, und
    • (e) dielektrisches Material, zum Beispiel Polyimid, auf dem dielektrischen Körper aufgebracht wird,
    • (f) das dielektrische Material überlappt oder plasmageätzt wird, um eine ebene RIE-geätzt oder Oberfläche bereitzustellen und die obere Oberfläche der Durchgangsbolzen freizulegen.
  • US-A-4 917 759 und EP-A-0 329 960 offenbaren Verfahren zur Bildung von Metalldurchgangslöchern oder -säulen bei Halbleitervorrichtungen, bei welchen Verfahren das Durchgangsloch oder die Säule eine isolierende oder dielektrische Schicht darüber aufgebracht aufweist, welche Schicht dann zurückgeätzt wird, um einen Teil des Durchgangsloch oder das Oberteil der Säule freizulegen, und eine leitende (Aluminium-) Schicht wird dann über dem freigelegten Durchgangsloch oder der freigelegten Säule aufgetragen oder aufgebracht.
  • EP-A-0 324 198 offenbart ein Verfahren zur Herstellung von Verbindungen in einer integrierten Schaltung, bei der ein leitendes Material über eine isolierende Schicht und in Submikrometer-Öffnungen in der isolierenden Schicht als Decke aufgebracht wird. Das leitende Material wird dann ausreichend weggeätzt, um es von der oberen Oberfläche der isolierenden Schicht zu entfernen, während es als Stopfen in den Öffnungen zurückgelassen wird. Dann wird das Ätzen durchgeführt, bei dem die isolierende Schicht schneller als das leitende Material geätzt wird, um eine neue obere Oberfläche der isolierenden Schicht zu bilden, die niedriger als oder im Wesentlichen die gleiche wie die oberen Oberflächen des leitenden Materials in den Öffnungen ist. Danach wird ein weiteres leitendes Material über diesen oberen Oberflächen aufgebracht.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Mehrschichtstruktur, wie in Anspruch 1 dargelegt, bereitgestellt.
  • Ausführungsformen der vorliegenden Erfindung können Mehrschichtstruktur-Herstellungsverfahren bereitstellen, die eine zuverlässige Verbindung von zwei Mustern, die durch eine isolierende Schicht dazwischen isoliert werden, bieten.
  • Ausführungsformen der vorliegenden Erfindung können Mehrschichtstruktur-Herstellungsverfahren bereitstellen, die eine verbesserte Flachheit eines jeden Verdrahtungsmusters bieten und eine größere Anzahl von Schichten erlauben, die in einer Mehrschichtstruktur bereitgestellt werden.
  • Mittels Beispiels wird auf die beigefügten Zeichnungen Bezug genommen, bei denen
  • 1(a) bis 1(d) schematische Schnittansichten sind, die Herstellungsschritte bei der Produktion einer Mehrschichtstruktur des Standes der Technik zeigen; und
  • 2(a) bis 2(q) schematische Schnittansichten sind, die Herstellungsschritte gemäß einer Ausführungsform der vorliegenden Erfindung zeigen, und 2(q) schematisch eine fertiggestellte Dreischichtstruktur gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Ein Verfahren zur Herstellung einer Mehrschichtstruktur gemäß einer Ausführungsform der vorliegenden Erfindung ist nachstehend unter Bezugnahme auf die in 2 gezeigten Herstellungsschritte beschrieben.
  • Eine erste elektrisch leitende Schicht 2 wird auf einer Oberfläche eines beispielsweise isolierenden Substrats, zum Beispiel ein Substrat aus keramischen Material, gebildet, indem elektrisch leitendes Material oder elektrisch leitende Materialien, wie zum Beispiel ein 1500 Å dicker Chromfilm, ein 500 Å dicker Titanfilm darauf und ein 10000 Å dicker Kupferfilm darauf aufgebracht wird oder werden. Als nächstes wird ein elektrisch leitendes Muster 3 darauf durch Aufbringen zum Beispiel einer 5 μm dicken Kupferschicht, einer 2 μm dicken Nickelschicht darauf und einer 1500 Å Chromschicht darauf unter Verwendung eines Elektroplattierungsprozesses gebildet. Bei diesem Elektroplattierungsprozess kann die erste elektrisch leitende Schicht 2 als eine Leitung für das Elektroplattieren verwendet werden.
  • Bei dieser Ausführungsform ist ein keramisches Substrat 1 vorab mit einem Durchgangsloch 6 bereitgestellt worden, das das Substrat an einer vorbestimmten Stelle durchdringt, wodurch Muster 3 zur Rückseite des Substrats 1 herausgeführt wird (Schritt a – 2a)).
  • Als nächstes werden die erste elektrisch leitende Schicht 2 und das erste Muster 3 mit Photoresist 4 einer vorbestimmten Dicke, zum Beispiel ungefähr 20 μm, beschichtet (Schritt b – 2(b)).
  • Ein Durchgangsloch 4A von ungefähr 80 μm Durchmesser wird an einer vorbestimmten Stelle auf dem lichtempfindlichen Resist 4 über dem ersten Muster 3, zum Beispiel durch Belichten, Entwickeln und Ätzen gebildet/gebohrt (Schritt c – 2(c)).
  • Als nächstes wird Kupfer auf eine Dicke von ungefähr 25 μm im Durchgangsloch 9A elektroplattiert, um darin eine Durchgangsleitung zu bilden. Dieser Elektroplattierungsprozess wird unter sorgfältig kontrollierten Plattierungsbedingungen so ausgeführt, dass ein Glanzmittel zur Plattierungslösung hinzugefügt wird und die gängige Dichte typischerweise 5 bis 10 A/cm2 ist, so dass ein ausgezeichneter Einebnungseffekt, eine hohe Zugfestigkeit sowie ein niedriger elektrischer Widerstand erreicht werden (Schritt d – 2(d)).
  • Als nächstes wird Photoresist 4 entfernt, genauso wie die erste elektrisch leitende Schicht 2, ausgenommen unterhalb des ersten Musters 3 (Schritt e – 2(e)).
  • Als nächstes wird ein nicht lichtempfindliches Harz, wie zum Beispiel Polyamidsäureharz, auf Substrat 1 und erstes Muster 3 mit der Durchgangsleitung 5 darauf beschichtet. Das auf diese Weise beschichtete Harz wird für 30 bis 60 Minuten bei 350 bis 450°C erwärmt, so dass das Harz gehärtet wird, um Polyimidharz zu werden, um eine erste isolierende Schicht 7-1 bereitzustellen. Die Beschichtungsbedingungen, wie zum Beispiel die Viskosität des Polyamidsäureharzes, werden angepasst, so dass die Beschichtungsdicke ungefähr 22 μm über flachen Bereichen und 0,5 bis 0,8 μm über dem Oberteil der 25 μm hohen Durchgangsleitung 5 ist (Schritt f – 2(f)).
  • Als nächstes wird die Oberfläche der ersten isolierenden Schicht 7-1 durch RIE (reaktives Ionenstrah-Ätzen) oder eine Ionen-Frästechnik, die Sauerstoff (O2) und Kohlenstofftetrafluorid (CF4) als Ätzmittel verwendet, entfernt, bis das Oberteil 5A der Durchgangsleitung 5 um bis zu 3 bis 5 μm über der Oberfläche der ersten isolierenden Schicht 7-1 freigelegt wird. Während des Ätzvorgangs reagieren die Ätzmittel nicht mit dem Metall der Durchgangsleitung 5 (Schritt g – 2(g)).
  • Als nächstes werden eine zweite elektrisch leitende Schicht 8 und ein zweites Muster 9 über der ersten isolierenden Schicht 7-1 sowie über dem auf diese Weise freigelegten Durchgangsoberteil 5A in der gleichen Weise gebildet, wie die erste elektrisch leitende Schicht 2 und das erste Muster 3 gebildet wurden. Die Plattierungsbedingungen können gemäß den altbekannten Techniken gewählt werden, um eine ausgezeichnete Haftung dazwischen sowie einen Einebnungseffekt bereitzustellen, was dazu führt, dass eine geringere Dicke über dem Durchgangsoberteil 5A als über flachen Bereichen plattiert wird. In Folge kann die Oberfläche des auf diese Weise gebildeten zweiten Musters 9 innerhalb einer -μm-Welligkeit (zum Beispiel flach bis auf ungefähr einen Mikrometer) sogar über dem 3 bis 5 μm Vorsprung des Durchgangsoberteils 5A flach sein. Ferner stellt der 3 bis 5 μm Vorsprung des Durchgangsoberteils 5A eine nicht flache Form bereit, die eine am Kontaktrand erzeugte Belastung verteilt, sowie eine breitere Fläche für den Kontakt mit dem darüber plattierten Muster als das flache Oberteil der Säule 35 des vorhergehend beschriebenen Standes der Technik bereitstellt. Wegen der vorteilhaften Durchgangsoberteilform und der Plattierungsbedingungen sind das erste Muster 3 und das zweite Muster 9 zuverlässig durch die Durchgangsleitung 5 verbunden (Schritt h – 2(h)).
  • Ferner haftet das Polyamidsäureharz zuerst an der Durchgangsleitung 5 an und wird dann durch Wärme gehärtet, um ein Polyimidharz zu werden. Dadurch ist die Haftung zwischen der Durchgangsleitung und dem Harz ausgezeichnet. Im Gegenteil, in der oben beschriebenen Struktur des Standes der Technik, wo das Durchgangsloch und das obere Muster gleichzeitig in einem vorher bereitgestellten Durchgangsloch der isolierenden Schicht plattiert werden, kann es keine Haftung zwischen der Durchgangsleitung und der isolierenden Schicht geben.
  • Des Weiteren muss die erste isolierende Schicht 7-1 nicht lichtempfindlich sein. Dementsprechend kann Polyimidharz verwendet werden, das einen thermischen Ausdehnungskoeffizienten aufweist, der im Wesentlichen gleich dem der Durchgangsleitung 5 ist, da viele Arten nicht lichtempfindlicher Polyimidharze erhältlich sind, die verschiedene thermische Ausdehnungskoeffizienten aufweisen. Daher gibt es nicht länger das Problem der Belastung, auf das man stößt, wenn ein lichtempfindliches Polyimidharz verwendet wird, die durch die isolierende Schicht 7-1 verursacht wird, die das zweite Muster 9 von der Durchgangsleitung 5 trennt.
  • Diese oben genannten Merkmale zusammen mit der oben beschriebenen zuverlässigen Verbindung zwischen der Durchgangsleitung und dem Muster dienen dazu, den Bruch der Verbindung zwischen dem Durchgangsloch und dem Muster zu verhindern, und dementsprechend zu einer verbesserten Verbindungszuverlässigkeit beizutragen.
  • Soll ein drittes Muster über dem zweiten Muster 9 hergestellt werden, werden die selben Verfahren wie oben beschrieben wiederholt. Das heißt die zweite elektrisch leitende Schicht 8 und das zweite Muster 9 werden gänzlich mit einem Photoresist 4' beschichtet (Schritt i – 2(i)).
  • Als nächstes wird ein zweites Durchgangsloch 4A' an einer vorbestimmten Stelle auf dem Photoresist 4' herausgeätzt (Schritt j – 2(j)).
  • Als nächstes wird Kupfer im zweiten Durchgangsloch 4A' plattiert, um eine zweite Durchgangsleitung 5' auf dem ersten Muster 9 unter Verwendung der zweiten elektrisch leitenden Schicht 8 als eine Leitung der Elektroplattierung zu bilden (Schritt k – 2(k)).
  • Als nächstes wird Photoresist 4' entfernt, genauso wie die zweite elektrisch leitende Schicht 8, ausgenommen unterhalb des zweiten Musters 4' (Schritt l – 2(l)).
  • Als nächstes werden die erste isolierende Schicht 7-1 und das zweite Muster 9 darauf mit Polyamidsäureharz beschichtet und erwärmt, um zu Polyimidharz als eine zweite isolierende Schicht 7-2 zu werden (Schritt m – 2(m)).
  • Als nächstes wird die Oberfläche der zweiten isolierenden Schicht 7-2 entfernt, um 3 bis 5 μm des Oberteils 5A' der zweiten Durchgangsleitung 5' freizulegen (Schritt n – 2(n)).
  • Als nächstes werden eine dritte elektrisch leitende Schicht 10 und ein drittes Muster 11 über der zweiten isolierenden Schicht 7-2 sowie über dem auf diese Weise freigelegten Durchgangsoberteil 5A' gebildet (Schritt p – 2(p)).
  • Als nächstes wird die dritte elektrisch leitende Schicht 10 ausgenommen unterhalb des dritten Musters 11 entfernt.
  • Somit wird eine Mehrschichtstruktur, bei der durch Durchgangsleitung 5 bzw. 5' das zweite Muster mit dem ersten Muster verbunden ist und das dritte Muster mit dem zweiten Muster verbunden ist, in Schritt q – 2(q) gezeigt.
  • Wird ein viertes Muster benötigt, werden die oben beschriebenen Schritte im und nach Schritt i – 2(i), wo die elektrisch leitende Schicht 10 noch nicht entfernt ist, weiter wiederholt. Durch die Wiederholung der oben be schriebenen Schritte können so viele Schichten von Mustern wie benötigt ohne das Problem der Verschlechterung der Zuverlässigkeit aufgrund der nicht flachen Oberflächen der vielen Schichten geschichtet werden, da die Muster angemessen flach sind, auch wenn an den Durchgangsoberteilen 5a und 5A' plattiert.
  • Die Dicke jeder Schicht in den 2 ist übertrieben und dadurch zeigen die Figuren nicht den wahren Grad der erreichten Flachheit.
  • In der obigen Beschreibung wird angedeutet, dass das erste Muster 3, das zweite Muster 9 und das dritte Muster 11 aus Schichtungen aus Kupfer, Nickel oder Chrom gebildet werden. Es wird jedoch offensichtlich, dass andere Strukturen und andere Materialien verwendet werden können. Beispielsweise kann eine Au-, Cr/Au-Schichtung oder Cr/Pt-Schichtung verwendet werden. Eine Chromoberfläche bietet eine ausgezeichnete Haftung mit Polyimidharz.
  • In der obigen Beschreibung wird angedeutet, dass die erste elektrisch leitende Schicht 2, die zweite elektrisch leitende Schicht 8 und die dritte elektrisch leitende Schicht 10 aus Schichten einer Cr-, Ti/Cu-Schichtung gebildet werden. Es wird jedoch offensichtlich, dass andere Strukturen und Materialien verwendet werden können. Beispielsweise kann eine Ti/Cu-Schichtung, Ti-W/Cu-Schichtung oder eine TaN-Cu-Schichtung verwendet werden.
  • In der obigen Beschreibung wird angedeutet, dass das erste Muster 3 über der ersten elektrisch leitenden Schicht 2 gebildet wird. Es wird jedoch offensichtlich, dass die erste elektrisch leitende Schicht 2 entgegenge setzt über dem ersten Muster 3, das unmittelbar auf Substrat 1 gebildet ist, gebildet werden kann, wo die Durchgangsleitung der Erfindung auf der ersten elektrisch leitenden Schicht gebildet wird.
  • In der obigen Beschreibung wird angedeutet, dass die erste isolierende Schicht 7-1 und die zweite isolierende Schicht 7-2 aus Polyimidharz gebildet werden. Es wird jedoch offensichtlich, dass die isolierenden Schichten aus anderen isolierenden Materialien, wie zum Beispiel Fluorharz, gebildet werden können.
  • In der obigen Beschreibung wird angedeutet, dass das Substrat ein darin vorab gebildetes Durchgangsloch 6 aufweist. Es wird jedoch offensichtlich, dass ein Substrat, das kein Durchgangsloch darin aufweist, bereitgestellt werden kann. Andererseits können das erste Muster 3 und die Durchgangsleitung 5 gebildet werden, indem sie durch die Verwendung des Durchgangslochs 6 als eine Leitung für das Plattieren elektroplattiert werden, wo die erste elektrisch leitende Schicht 2 nicht bereitgestellt oder entfernt wird.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Mehrschichtstruktur wie folgt hergestellt: eine erste leitende Schicht wird beispielsweise auf einem isolierenden Substrat gebildet; ein erstes leitendes Muster wird darauf gebildet; eine Resist-Schicht wird darauf gebildet, die ein Durchgangsloch auf dem ersten Muster aufweist; eine Durchgangsleitung wird in dem Durchgangsloch durch elektrisches Plattieren eines Metalls darin gebildet, indem die erste Schicht als eine Leitung für den Plattierungsprozess verwendet wird; Entfernen des Resists und des freigelegten Teils der ersten Schicht; Bilden einer Polyimidschicht, die vorzugsweise einen thermischen Ausdehnungskoeffizienten aufweist, der gleich mit dem Material der Durchgangsleitung über dem gesamten Substrat ist; Ätzen der Oberfläche der Polyimidschicht, bis das Oberteil der Durchgangsleitung eine vorbestimmte Höhe aus der Oberfläche der geätzten Polyimidschicht vorsteht; und Bilden eines zweiten Musters darauf durch einen Plattierungsprozess. Der vorstehende Teil der Durchgangsleitung stellt eine relative ausgedehnte Fläche für den Kontakt bereit und erlaubt mechanischen Belastungen, sich an der Kontaktgrenze zu verteilen. Ein Einebnungseffekt, der durch geeignete Plattierungsbedingungen ermöglicht wird, stellt eine angemessen flache Oberfläche für das zweite Muster sogar über dem vorstehenden Oberteil der Durchgangsleitung bereit, so dass viele Schichten aufgrund von weniger flachen Oberflächen ohne Probleme zusammengeschichtet werden können. Eine gute Haftung des Harzes an der Durchgangsleitung zusammen mit der Bereitstellung von aufeinander abgestimmten thermischen Ausdehnungskoeffizienten für die Durchgangsleitung und das Harz beseitigen eine Belastung, die dazu neigt, die zweite Schicht von der Durchgangsleitung zu trennen, wodurch die Zuverlässigkeit der Verbindung zwischen den zwei Mustern erhöht wird.

Claims (12)

  1. Verfahren zur Herstellung einer Mehrschichtstruktur, welches umfasst: (a) Bilden einer ersten elektrisch leitenden Schicht (2, 3); (b) Bereitstellen einer Resist-Schicht (4) mit einem Durchgangsloch (4A), welches auf der ersten elektrisch leitenden Schicht angeordnet ist; (c) Bilden einer Durchgangsleitung (5) im Durchgangsloch durch elektrisches Plattieren eines Metalls darin; (d) Entfernen der Resist-Schicht (4); (e) Bilden einer isolierenden Schicht (7-1) aus nicht-lichtempfindlichem Material über der ersten elektrisch leitenden Schicht (2, 3) und der Durchgangsleitung (5); (f) Ätzen eines Oberflächenteils der isolierenden Schicht (7-1) bis ein oberer Teil der Durchgangsleitung (5) von der geätzten Oberfläche der isolierenden Schicht um eine vorbestimmte Höhe vorsteht; und (g) Bilden einer zweiten elektrisch leitenden Schicht (8; 8, 9) über der isolierenden Schicht (7-1) und über den vorstehenden Teil der Durchgangsleitung (5).
  2. Verfahren nach Anspruch 1, worin die erste elektrisch leitende Schicht gebildet wird durch: (a1) Bilden einer ersten elektrisch leitenden Schicht (2) auf einem isolierenden Substrat (1), (a2) Bilden eines ersten elektrisch leitenden Musters (3) auf der ersten elektrisch leitenden Schicht (2); wobei die Resist-Schicht (4) über der ersten elektrisch leitenden Schicht (2) und über dem ersten elektrisch leitenden Muster (3) gebildet wird, wobei das Durchgangsloch (4A) auf dem ersten Muster (3) angeordnet wird; wobei die erste elektrisch leitende Schicht (2) als eine Leitung für die Plattierung benutzt wird, um die Durchgangsleitung (5) zu bilden; und worin ein vorbestimmter Teil der ersten elektrisch leitenden Schicht (2) entfernt wird, bevor die isolierende Schicht (7-1) gebildet wird, mit der das gesamte Substrat (1), das erste elektrisch leitende Muster (3) und die Durchgangsleitung (5) überzogen werden.
  3. Verfahren nach Anspruch 1, worin die erste elektrisch leitende Schicht gebildet wird durch: (a1) Bilden eines ersten elektrisch leitenden Musters auf einem isolierenden Substrat, welches ein Durchgangsloch aufweist, welches beide Seiten des Substrates elektrisch verbindet; wobei die Resist-Schicht über dem Substrat und über dem ersten elektrisch leitenden Muster gebildet wird, wobei das Durchgangsloch auf dem ersten Muster angeordnet wird; wobei das Durchgangsloch im Substrat als eine Leitung für die Plattierung benutzt wird; wobei das gesamte Substrat, das erste elektrisch leitende Muster und die Durchgangsleitung mit der isolierenden Schicht überzogen werden.
  4. Verfahren nach Anspruch 1, worin die erste elektrisch leitende Schicht gebildet wird durch: (a1) Bilden eines ersten elektrisch leitenden Musters auf einem isolierenden Substrat; (a2) Bilden einer ersten elektrisch leitenden Schicht auf dem ersten elektrisch leitenden Muster; wobei die Resist-Schicht über der ersten elektrisch leitenden Schicht gebildet wird, wobei das Durchgangsloch auf dem ersten Muster angeordnet wird; wobei die erste elektrisch leitende Schicht als eine Leitung für die Plattierung benutzt wird, um die Durchgangsleitung zu bilden; und worin ein vorbestimmter Teil der ersten elektrisch leitenden Schicht entfernt wird, vor Bildung der isolierenden Schicht, mit der das gesamte Substrat, ein Restteil der ersten elektrisch leitenden Schicht und die Durchgangsleitung überzogen werden.
  5. Verfahren nach einem der vorherigen Ansprüche, worin die isolierende Schicht (7-1) aus einem Harz, zum Beispiel einem organischen Harz, gebildet wird.
  6. Verfahren nach einem der vorherigen Ansprüche, worin die isolierende Schicht Polyimid ist.
  7. Verfahren nach einem der vorherigen Ansprüche, worin die isolierendn Schicht einen thermischen Ausdehnungskoeffizienten aufweist, der im Wesentlichen gleich dem thermischen Ausdehnungskoeffizienten des Materials der Durchgangsleitung ist.
  8. Verfahren nach einem der vorherigen Ansprüche, worin die isolierende Schicht wesentlich dünner am Oberteil der Durchgangsleitung gebildet ist als auf anderen flachen Teilen.
  9. Verfahren nach einem der vorherigen Ansprüche, worin der Oberflächenteil der isolierenden Schicht durch ein chemisches Ätzen entfernt wird.
  10. Verfahren nach einem der vorherigen Ansprüche, worin der Oberflächenteil der isolierenden Schicht durch eine reaktive ionische Ätzmethode oder eine Ionen-Fräsmethode entfernt wird.
  11. Verfahren nach einem der vorherigen Ansprüche, worin die zweite elektrisch leitende Schicht ein elektrisch leitendes Muster ist, das zum Beispiel durch elektrisches Plattieren gebildet wird.
  12. Verfahren nach einem der vorherigen Ansprüche, welches ferner umfasst: Bilden einer weiteren isolierenden Schicht (7-2) über der zweiten elektrisch leitenden Schicht (8; 8, 9) und der isolierenden Schicht (7-1), Wiederholen der Schritte (a) bis (g), um eine Struktur auf der zweiten isolierenden Schicht (7-2) bereitzustellen, die als ein isolierendes Substrat in den Wiederholungsschritten wirkt.
DE69133409T 1990-03-19 1991-03-18 Verfahren zur Herstellung von Mehrschichtstrukturen Expired - Fee Related DE69133409T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2069133A JP2773366B2 (ja) 1990-03-19 1990-03-19 多層配線基板の形成方法
JP6913390 1990-03-19

Publications (2)

Publication Number Publication Date
DE69133409D1 DE69133409D1 (de) 2004-09-16
DE69133409T2 true DE69133409T2 (de) 2004-12-23

Family

ID=13393845

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69133409T Expired - Fee Related DE69133409T2 (de) 1990-03-19 1991-03-18 Verfahren zur Herstellung von Mehrschichtstrukturen

Country Status (5)

Country Link
US (2) US5207865A (de)
EP (1) EP0450381B1 (de)
JP (1) JP2773366B2 (de)
AU (1) AU628726B2 (de)
DE (1) DE69133409T2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009038674A1 (de) * 2009-08-24 2011-03-03 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Strukturierung eines mindestens eine keramische Schicht umfassenden Schichtstapels

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233936A (en) * 1990-09-07 1993-08-10 The Charles Stark Draper Laboratory, Inc. Method and apparatus for detecting skipped stitches for a chainstitch sewing machine
JPH04355990A (ja) * 1990-09-18 1992-12-09 Fujitsu Ltd 回路基板およびその製造方法
JPH06105836B2 (ja) * 1990-10-05 1994-12-21 富士通株式会社 薄膜多層基板の製造方法
US5425816A (en) * 1991-08-19 1995-06-20 Spectrolab, Inc. Electrical feedthrough structure and fabrication method
US5334306A (en) * 1991-12-11 1994-08-02 At&T Bell Laboratories Metallized paths on diamond surfaces
US5766670A (en) * 1993-11-17 1998-06-16 Ibm Via fill compositions for direct attach of devices and methods for applying same
US5373627A (en) * 1993-11-23 1994-12-20 Grebe; Kurt R. Method of forming multi-chip module with high density interconnections
JP2571677B2 (ja) * 1994-11-22 1997-01-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体装置の製造方法
JP3579426B2 (ja) * 1995-03-29 2004-10-20 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 孔付き円板を製造するための方法
ES2180746T3 (es) * 1995-03-29 2003-02-16 Bosch Gmbh Robert Disco perforado, especialmente para valvula de inyeccion.
JPH10502130A (ja) * 1995-03-29 1998-02-24 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 特に噴射弁に用いられる孔付板
DE69827851T2 (de) * 1997-03-25 2005-11-24 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Elektronische Verdrahtungsstruktur
EP1137333B1 (de) * 1998-09-17 2010-04-21 Ibiden Co., Ltd. Vielschichtig aufgebaute leiterplatte
JP3169907B2 (ja) * 1998-09-25 2001-05-28 日本電気株式会社 多層配線構造およびその製造方法
US6120693A (en) * 1998-11-06 2000-09-19 Alliedsignal Inc. Method of manufacturing an interlayer via and a laminate precursor useful for same
JP3778003B2 (ja) * 2001-05-21 2006-05-24 日本電気株式会社 多層配線基板設計方法
JP3904484B2 (ja) * 2002-06-19 2007-04-11 新光電気工業株式会社 シリコン基板のスルーホールプラギング方法
US7701323B1 (en) * 2003-05-30 2010-04-20 Interconnect Portfolio Llc Low profile discrete electronic components and applications of same
US7831303B2 (en) * 2003-06-17 2010-11-09 Medtronic, Inc. Cardiac pacing apparatus and method for continuous capture management
US7974707B2 (en) * 2007-01-26 2011-07-05 Cyberonics, Inc. Electrode assembly with fibers for a medical device
KR101884430B1 (ko) * 2012-10-15 2018-08-01 삼성전기주식회사 다층 인쇄회로기판 및 그 제조 방법
CN106538074B (zh) * 2014-03-25 2020-03-06 斯特拉塔西斯公司 用在制造跨层图案的方法及系统
CN107614265A (zh) 2015-03-25 2018-01-19 斯特拉塔西斯公司 导电油墨原位烧结的方法和系统

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4430365A (en) * 1982-07-22 1984-02-07 International Business Machines Corporation Method for forming conductive lines and vias
DE3522852C2 (de) * 1985-06-26 1994-06-01 Gao Ges Automation Org Verfahren zur Herstellung eines Zwischenträgers für Halbleiterkörper
EP0234450B1 (de) * 1986-02-19 1994-10-12 Hitachi, Ltd. Hitzehärtbares Harz, Prepreg und Verwendung zu Laminaten
US4879156A (en) * 1986-05-02 1989-11-07 International Business Machines Corporation Multilayered ceramic substrate having solid non-porous metal conductors
JPS63104398A (ja) * 1986-10-21 1988-05-09 日本特殊陶業株式会社 多層配線基板の製造方法
JPH0754872B2 (ja) * 1987-06-22 1995-06-07 古河電気工業株式会社 二層印刷回路シ−トの製造方法
EP0317770A1 (de) * 1987-11-23 1989-05-31 Texas Instruments Incorporated Selbstausrichtende ebene Metallverbindungen für ein VLSI-Bauelement
US5025303A (en) * 1988-02-26 1991-06-18 Texas Instruments Incorporated Product of pillar alignment and formation process
US5117069A (en) * 1988-03-28 1992-05-26 Prime Computer, Inc. Circuit board fabrication
US4896464A (en) * 1988-06-15 1990-01-30 International Business Machines Corporation Formation of metallic interconnects by grit blasting
US4917759A (en) * 1989-04-17 1990-04-17 Motorola, Inc. Method for forming self-aligned vias in multi-level metal integrated circuits
US4970106A (en) * 1989-06-02 1990-11-13 International Business Machines Corporation Thin film multilayer laminate interconnection board
US4983250A (en) * 1989-06-16 1991-01-08 Microelectronics And Computer Technology Method of laser patterning an electrical interconnect
JP2761776B2 (ja) * 1989-10-25 1998-06-04 Ii Ai Deyuhon De Nimoasu Ando Co 多層回路板の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009038674A1 (de) * 2009-08-24 2011-03-03 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Strukturierung eines mindestens eine keramische Schicht umfassenden Schichtstapels
DE102009038674A8 (de) * 2009-08-24 2011-06-01 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Strukturierung eines mindestens eine keramische Schicht umfassenden Schichtstapels
DE102009038674B4 (de) * 2009-08-24 2012-02-09 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Herstellung eines mindestens eine keramische Schicht umfassenden struktururierten Schichtstapels
US9001523B2 (en) 2009-08-24 2015-04-07 Epcos Ag Carrier device, arrangement comprising such a carrier device, and method for patterning a layer stack comprising at least one ceramic layer

Also Published As

Publication number Publication date
AU7358191A (en) 1992-01-30
JP2773366B2 (ja) 1998-07-09
JPH03270092A (ja) 1991-12-02
US5562970A (en) 1996-10-08
AU628726B2 (en) 1992-09-17
EP0450381B1 (de) 2004-08-11
US5207865A (en) 1993-05-04
EP0450381A2 (de) 1991-10-09
DE69133409D1 (de) 2004-09-16
EP0450381A3 (en) 1992-08-19

Similar Documents

Publication Publication Date Title
DE69133409T2 (de) Verfahren zur Herstellung von Mehrschichtstrukturen
DE69111890T2 (de) Verfahren zur Herstellung einer Mehrschichtleiterplatte.
DE69218344T2 (de) Herstellungsverfahren für eine gedruckte Schaltung
DE3877412T2 (de) Bei einer mehrere halbleiterbausteine beinhaltenden verpackung fuer hohe ansprueche verwendbares mehrschichtenverbindungssystem.
DE69120198T2 (de) Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung
DE69105625T2 (de) Verfahren zur Herstellung von gedruckten Mehrschicht-Leiterplatten.
DE69126934T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit Mehrlagen-Verbindungsleitungen
DE69220892T2 (de) Verfahren zur Herstellung eines mehrschichtigen Polyimid-Verdrahtungssubstrats
DE69125333T2 (de) Herstellen von Metallmustern auf einem Substrat
DE69218319T2 (de) Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung
DE102006050890B4 (de) Verfahren zur Herstellung einer Leiterplatte mit feinen Leiterstrukturen und lötaugenfreien Durchkontaktierungen
EP0690494B1 (de) Verbindungs- und Aufbautechnik für Multichip-Module
DE19626977A1 (de) Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung
DE10256346A1 (de) Halbleiterbauelement mit MIM-Kondensator und Herstellungsverfahren
DE2017613B2 (de) Verfahren zum Herstellen von Koaxial-Schal tungsanordnungen
DE69205239T2 (de) Via-Loch Struktur und Verfahren.
DE68920291T2 (de) Verfahren zum Herstellen von leitenden Bahnen und Stützen.
DE69114346T2 (de) Verfahren zum Herstellen von mehrlagigen koplanaren Leitungs-/Isolator-Schichten unter Verwendung von lichtempfindlichem Polyimid.
DE68918983T2 (de) Halbleiteranordnung mit organischer Schicht, wie isolierende Zwischenschicht für Mehrschichtmetallisierung.
DE4203114C2 (de) Verfahren zum Herstellen einer Bandträgervorrichtung für Halbleitereinrichtungen
DE3544539C2 (de) Halbleiteranordnung mit Metallisierungsmuster verschiedener Schichtdicke sowie Verfahren zu deren Herstellung
EP0584386A1 (de) Leiterplatte und Herstellungsverfahren für Leiterplatten
DE69005225T2 (de) Verfahren zur Herstellung von einem mehrschichtigen Leitungsnetz einer Verbindungsplatte für mindestens eine höchstintegrierte Schaltung.
DE2629996A1 (de) Verfahren zur passivierung und planarisierung eines metallisierungsmusters
EP0013728B1 (de) Verfahren zur Herstellung von elektrischen Verbindungen zwischen Leiterschichten in Halbleiterstrukturen

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee