JPS6317359B2 - - Google Patents
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- JPS6317359B2 JPS6317359B2 JP57143551A JP14355182A JPS6317359B2 JP S6317359 B2 JPS6317359 B2 JP S6317359B2 JP 57143551 A JP57143551 A JP 57143551A JP 14355182 A JP14355182 A JP 14355182A JP S6317359 B2 JPS6317359 B2 JP S6317359B2
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- 238000007747 plating Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 24
- 230000032798 delamination Effects 0.000 description 10
- 238000003475 lamination Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011152 fibreglass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000002195 synergetic effect Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- BGTFCAQCKWKTRL-YDEUACAXSA-N chembl1095986 Chemical compound C1[C@@H](N)[C@@H](O)[C@H](C)O[C@H]1O[C@@H]([C@H]1C(N[C@H](C2=CC(O)=CC(O[C@@H]3[C@H]([C@@H](O)[C@H](O)[C@@H](CO)O3)O)=C2C=2C(O)=CC=C(C=2)[C@@H](NC(=O)[C@@H]2NC(=O)[C@@H]3C=4C=C(C(=C(O)C=4)C)OC=4C(O)=CC=C(C=4)[C@@H](N)C(=O)N[C@@H](C(=O)N3)[C@H](O)C=3C=CC(O4)=CC=3)C(=O)N1)C(O)=O)=O)C(C=C1)=CC=C1OC1=C(O[C@@H]3[C@H]([C@H](O)[C@@H](O)[C@H](CO[C@@H]5[C@H]([C@@H](O)[C@H](O)[C@@H](C)O5)O)O3)O[C@@H]3[C@H]([C@@H](O)[C@H](O)[C@@H](CO)O3)O[C@@H]3[C@H]([C@H](O)[C@@H](CO)O3)O)C4=CC2=C1 BGTFCAQCKWKTRL-YDEUACAXSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011095 metalized laminate Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- JRKICGRDRMAZLK-UHFFFAOYSA-L persulfate group Chemical group S(=O)(=O)([O-])OOS(=O)(=O)[O-] JRKICGRDRMAZLK-UHFFFAOYSA-L 0.000 description 1
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
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- H05K2203/0726—Electroforming, i.e. electroplating on a metallic carrier thereby forming a self-supporting structure
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
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- Y10T29/49158—Manufacturing circuit on or in base with molding of insulated base
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Laminated Bodies (AREA)
Description
【発明の詳細な説明】
本発明は積層型多層回路板に関し、更に具体的
には、本発明はその製造技法に於ける改良に係
る。
には、本発明はその製造技法に於ける改良に係
る。
多層プリント回路の従来技術の例の1つが
IBM Technical Disclosure Bulletin,Vol.20,
No.9,1978年2分、の第3378−3379頁に開示され
ている。この従来技法を第1A図ないし第1F図
に於いて説明する。
IBM Technical Disclosure Bulletin,Vol.20,
No.9,1978年2分、の第3378−3379頁に開示され
ている。この従来技法を第1A図ないし第1F図
に於いて説明する。
従来方法は、第1A図に示される様に、一時的
なキヤリヤ即ち支持ベース2と、その外側表面2
aに沿つて薄い導電性金属(例えば銅)の層1が
その表面1aを剥離可能な状態で付着されたもの
を用いる事によつて開始される。第1F図の最終
的に積層体6の部分となるべきプリント回路パタ
ーンの形成は層1の他の表面1bにおいて行なわ
れるアデイテイブ・メツキ・プロセスによつて与
えられる。更に具体的には、表面1bに対して適
当なフオトレジストの層であつて例えばネガの様
な所定のタイプのものが施こされた後、公知のフ
オトリソグラフ技法を用いる事によつて所望の回
路パターンで露光し、現像が行なわれる。簡明に
示す為に層3は第1A図に於いては鎖線で示され
る。第1B図に示される様に、層3の未露光領域
は除去され、層3の残つた領域即ち露光された領
域3bに開口部3aが形成される。次に、導電回
路部材、例えば線4、が開口3aを通して表面1
bへアデイテイブ・メツキされ、表面1bに所望
の回路パターンの付着が行なわれる。次に、フオ
トレジスト領域3bは適当な化学剥離プロセスに
よつて除去され、第1C図の構造体ができる。
なキヤリヤ即ち支持ベース2と、その外側表面2
aに沿つて薄い導電性金属(例えば銅)の層1が
その表面1aを剥離可能な状態で付着されたもの
を用いる事によつて開始される。第1F図の最終
的に積層体6の部分となるべきプリント回路パタ
ーンの形成は層1の他の表面1bにおいて行なわ
れるアデイテイブ・メツキ・プロセスによつて与
えられる。更に具体的には、表面1bに対して適
当なフオトレジストの層であつて例えばネガの様
な所定のタイプのものが施こされた後、公知のフ
オトリソグラフ技法を用いる事によつて所望の回
路パターンで露光し、現像が行なわれる。簡明に
示す為に層3は第1A図に於いては鎖線で示され
る。第1B図に示される様に、層3の未露光領域
は除去され、層3の残つた領域即ち露光された領
域3bに開口部3aが形成される。次に、導電回
路部材、例えば線4、が開口3aを通して表面1
bへアデイテイブ・メツキされ、表面1bに所望
の回路パターンの付着が行なわれる。次に、フオ
トレジスト領域3bは適当な化学剥離プロセスに
よつて除去され、第1C図の構造体ができる。
未硬化エポキシ・フアイバ・グラスの図示され
ない1ないしそれ以上の重積シートが第1C図の
構造体の導電線4の上部に並置され、適当な硬化
プロセスが行なわれる。硬化プロセスの結果とし
て、シートがくずれて一体的な層5となる。この
層5は層1の表面1bの露出した領域即ち線4に
よつてメツキされていない領域の上部及び線4の
側部及び上部のまわりに形成され、よつて第1D
図に示される様に導体表面4a部を除いて層5内
に導電線4を埋め込んだものが得られる。表面4
aは層5の表面5aとぴつたり接した状態で取付
けられている。次に、ベース部材2は第1E図に
示される様に層1の表面1aからはがされる。
ない1ないしそれ以上の重積シートが第1C図の
構造体の導電線4の上部に並置され、適当な硬化
プロセスが行なわれる。硬化プロセスの結果とし
て、シートがくずれて一体的な層5となる。この
層5は層1の表面1bの露出した領域即ち線4に
よつてメツキされていない領域の上部及び線4の
側部及び上部のまわりに形成され、よつて第1D
図に示される様に導体表面4a部を除いて層5内
に導電線4を埋め込んだものが得られる。表面4
aは層5の表面5aとぴつたり接した状態で取付
けられている。次に、ベース部材2は第1E図に
示される様に層1の表面1aからはがされる。
次に層1がフラツシユ・エツチヤントを用いる
ことによつて表面5aから除去される。これによ
つて第1F図に示される積層体ができる。今や積
層体6は1つもしくはそれ以上の他の誘電性積層
体と積層される準備が完了した状態となる。続い
て積層体は積層プロセスを受ける。積層プロセス
によつて、個々の積層体即ち個々の誘電性の層の
形がくずれて一体的となり、モノリシツクな積層
された多重プリント回路板となる。
ことによつて表面5aから除去される。これによ
つて第1F図に示される積層体ができる。今や積
層体6は1つもしくはそれ以上の他の誘電性積層
体と積層される準備が完了した状態となる。続い
て積層体は積層プロセスを受ける。積層プロセス
によつて、個々の積層体即ち個々の誘電性の層の
形がくずれて一体的となり、モノリシツクな積層
された多重プリント回路板となる。
これまでは上記の従来の技法によつて作られた
積層多重プリント回路板は層割れに敏感であつ
て、信頼性がなく不完全なものであつた。層割れ
は導電性の線4の表面4aと隣接する積層体の誘
電層との間の接着状態が貧弱であるか或いは隣接
する積層体の各々の誘電層の間の接着状態が貧弱
であることによるものであつた。更に、高密度の
導電体を用いる積層体が出現することによつてそ
の問題は更に一層厳しいものとなつた。
積層多重プリント回路板は層割れに敏感であつ
て、信頼性がなく不完全なものであつた。層割れ
は導電性の線4の表面4aと隣接する積層体の誘
電層との間の接着状態が貧弱であるか或いは隣接
する積層体の各々の誘電層の間の接着状態が貧弱
であることによるものであつた。更に、高密度の
導電体を用いる積層体が出現することによつてそ
の問題は更に一層厳しいものとなつた。
従来技術において、上記の積層に関する問題は
取り上げられておらず、また取り上げられたとし
ても、その解決方法は従来の方法を部分的にもし
くは完全に変更することなしに前述の方法に対し
て適用し得ず、プロセスが複雑且つ高価になつ
た。
取り上げられておらず、また取り上げられたとし
ても、その解決方法は従来の方法を部分的にもし
くは完全に変更することなしに前述の方法に対し
て適用し得ず、プロセスが複雑且つ高価になつ
た。
従つて本発明の目的は層割れに敏感でない多層
積層プリント回路を製造するための方法を与える
ことにある。
積層プリント回路を製造するための方法を与える
ことにある。
本発明の他の目的は信頼性ある、簡単な構造の
安価な方法で多層積層プリント回路を製造するた
めの方法を与えることにある。
安価な方法で多層積層プリント回路を製造するた
めの方法を与えることにある。
本発明の1つの局面に従つて多層積層プリント
回路装置を製造するための方法が与えられる。こ
の目的のために第1及び第2の対向する表面を有
する薄い導電性の第1の層が用意される。更に第
1の層の第1の表面に対して剥離可能な状態で付
着された外部表面を有する一時的なベース部材が
準備される。この一時的なベース部材は導電性の
第1の層の少なくとも第1の表面におけるコンフ
オーマルな表面プロフイール特性を与えるこの外
部表面における所定の表面プロフイール特性を有
する。複数個のプリント回路部材が第2の表面に
おいて所定のプリント回路パターン状にアデイテ
イブ・メツキされる。回路部材によつてメツキさ
れなかつた第1の層の任意の部分が、ベース部材
の外部表面の下方部分を露出するために除去さ
れ、これによつて回路部材によつてメツキされた
第1の層の残りの部分の第1及び第2の表面の形
成された側部が露出される。次にプリント回路部
材の上から未硬化の誘電性の部材は硬化され、一
体的な誘電性の第2の層となる。これは一時的な
ベース部材の外部表面の下方部分と接触する所定
の表面を有する。誘電性の第2の層はその内部に
回路部材及び第1の層の残りの部分の側部を埋設
している。残りの部分の第1の表面は未硬化の第
2の層の所定の表面に関してぴつたりと接した関
係に配置される。
回路装置を製造するための方法が与えられる。こ
の目的のために第1及び第2の対向する表面を有
する薄い導電性の第1の層が用意される。更に第
1の層の第1の表面に対して剥離可能な状態で付
着された外部表面を有する一時的なベース部材が
準備される。この一時的なベース部材は導電性の
第1の層の少なくとも第1の表面におけるコンフ
オーマルな表面プロフイール特性を与えるこの外
部表面における所定の表面プロフイール特性を有
する。複数個のプリント回路部材が第2の表面に
おいて所定のプリント回路パターン状にアデイテ
イブ・メツキされる。回路部材によつてメツキさ
れなかつた第1の層の任意の部分が、ベース部材
の外部表面の下方部分を露出するために除去さ
れ、これによつて回路部材によつてメツキされた
第1の層の残りの部分の第1及び第2の表面の形
成された側部が露出される。次にプリント回路部
材の上から未硬化の誘電性の部材は硬化され、一
体的な誘電性の第2の層となる。これは一時的な
ベース部材の外部表面の下方部分と接触する所定
の表面を有する。誘電性の第2の層はその内部に
回路部材及び第1の層の残りの部分の側部を埋設
している。残りの部分の第1の表面は未硬化の第
2の層の所定の表面に関してぴつたりと接した関
係に配置される。
次に一時的ベース部材が剥離され、誘電性の第
2層の所定の表面及び第1の層の残りの部分の第
1の表面が露出される。誘電性の第2の層の所定
の表面の他の板の所定の誘電性第3層に対して積
層される準備がなされた状態となる。残りの部分
の第1の表面のコンフオーマルな表面特性によつ
て誘電性第3層に対する付着制御表面が与えら
れ、よつて誘電性の第2及び第3の層の間の層割
れが防止される。
2層の所定の表面及び第1の層の残りの部分の第
1の表面が露出される。誘電性の第2の層の所定
の表面の他の板の所定の誘電性第3層に対して積
層される準備がなされた状態となる。残りの部分
の第1の表面のコンフオーマルな表面特性によつ
て誘電性第3層に対する付着制御表面が与えら
れ、よつて誘電性の第2及び第3の層の間の層割
れが防止される。
本発明の他の局面に従つて、一時的ベース部材
の所定の表面プロフイール特性が第1層の第2の
表面におけるコンフオーマルな表面フイール特性
を与える。これによつて第2の表面のコンフオー
マル表面プロフイール特性は第2の表面に対する
回路部材のアデイテイブ・メツキと共働し、それ
らの間のメツキ結合を増大させ、更に誘電性の第
2及び第3の層の間の層割れが防止される。
の所定の表面プロフイール特性が第1層の第2の
表面におけるコンフオーマルな表面フイール特性
を与える。これによつて第2の表面のコンフオー
マル表面プロフイール特性は第2の表面に対する
回路部材のアデイテイブ・メツキと共働し、それ
らの間のメツキ結合を増大させ、更に誘電性の第
2及び第3の層の間の層割れが防止される。
本発明の他の局面に従つて、上述の局面に関し
て選択的にもしくは上述の局面と組合せて、一時
的ベース部材の所定の表面プロフイール特性は更
に誘電性第2層の所定の表面におけるコンフオー
マルな表面プロフイール特性を与える。よつて、
第2層のコンフオーマルな表面プロフイール特性
は誘電性の第2及び第3の層の積層と相まつてそ
れらの間の積層結合を増大させ、それらの間の層
割れが阻止される。
て選択的にもしくは上述の局面と組合せて、一時
的ベース部材の所定の表面プロフイール特性は更
に誘電性第2層の所定の表面におけるコンフオー
マルな表面プロフイール特性を与える。よつて、
第2層のコンフオーマルな表面プロフイール特性
は誘電性の第2及び第3の層の積層と相まつてそ
れらの間の積層結合を増大させ、それらの間の層
割れが阻止される。
多層積層プリント回路を製造するための本発明
の好適な実施例が第2A図乃至第2E図に関連し
て説明される。
の好適な実施例が第2A図乃至第2E図に関連し
て説明される。
第2A図において、第1及び第2の対向する表
面11a及び11bを各々有する薄い導電性の第
1の層11が用意される。更に現在12として示
されている一時的なキヤリヤ手段が設けられる。
これは層11の重ねられた表面に対して剥離しう
る状態で付着された外部表面12aを有する。層
11及びベース部材12は平坦な形状を有するこ
とが好ましく、双方ともにそれらの間にクロム分
離層のような図示されない適当な分離材を有する
銅で形成されることが好ましい。これらは市販の
製品によつて容易に得ることができる。例えばこ
の目的に適した市販製品の1つにおいては、層1
1は厚さがおよそ5.08ミクロン(0.0002インチ)
の電気メツキされた銅であり、ベース部材12は
厚さおよそ71ミクロンの電気メツキされた銅箔で
ある。しかしながら、例えば銅11及びアルミニ
ウム・ベース部材12のような他の金属及び他の
金属の組合せを層11及びベース12のために用
いることができる。一時的ベース部材12の外部
表面12aは顕微鏡的に粗い表面プロフイール特
性を有し、これによつて層11の少なくとも第1
の表面11aにおいてコンフオーマルな表面プロ
フイール特性が与えられる。更にそれは好適な実
施例において、以下において説明されるものと同
様に他の表面11bにおけるコンフオーマルな表
面プロフイール特性を与える。
面11a及び11bを各々有する薄い導電性の第
1の層11が用意される。更に現在12として示
されている一時的なキヤリヤ手段が設けられる。
これは層11の重ねられた表面に対して剥離しう
る状態で付着された外部表面12aを有する。層
11及びベース部材12は平坦な形状を有するこ
とが好ましく、双方ともにそれらの間にクロム分
離層のような図示されない適当な分離材を有する
銅で形成されることが好ましい。これらは市販の
製品によつて容易に得ることができる。例えばこ
の目的に適した市販製品の1つにおいては、層1
1は厚さがおよそ5.08ミクロン(0.0002インチ)
の電気メツキされた銅であり、ベース部材12は
厚さおよそ71ミクロンの電気メツキされた銅箔で
ある。しかしながら、例えば銅11及びアルミニ
ウム・ベース部材12のような他の金属及び他の
金属の組合せを層11及びベース12のために用
いることができる。一時的ベース部材12の外部
表面12aは顕微鏡的に粗い表面プロフイール特
性を有し、これによつて層11の少なくとも第1
の表面11aにおいてコンフオーマルな表面プロ
フイール特性が与えられる。更にそれは好適な実
施例において、以下において説明されるものと同
様に他の表面11bにおけるコンフオーマルな表
面プロフイール特性を与える。
表面11bはその上に複数のプリント回路部材
14をアデイテイブ・メツキするために用いられ
る。表面11b及び銅11は以下においては各々
メツキ表面及びメツキ層と称せられることがあ
る。所定のプリント回路パターンで部材14を第
2の表面11bへメツキするために、フオトレジ
ストのブランケツト層13、例えばデユポン社の
Riston T168のようなネガテイブタイプのフオト
レジストが第2a図に示されるように表面11a
に対して塗布される。所望のプリント回路パター
ンの像を含む図示されない適当なイメージ・マス
クを通して露光した後、レジスト13が現像さ
れ、未露光部分が公知の方法に従つて除去され
る。結果として、レジスト13の残つた露光され
た部分13bにおける開口13aが第2B図に示
されるように所望の回路パターン状に残される。
次に、プリント回路部材14が層11の表面11
bにおける開口13aを通してメツキされ、次に
露光されたレジスト部分13bが例えば化学剥離
技法によつて除去される。
14をアデイテイブ・メツキするために用いられ
る。表面11b及び銅11は以下においては各々
メツキ表面及びメツキ層と称せられることがあ
る。所定のプリント回路パターンで部材14を第
2の表面11bへメツキするために、フオトレジ
ストのブランケツト層13、例えばデユポン社の
Riston T168のようなネガテイブタイプのフオト
レジストが第2a図に示されるように表面11a
に対して塗布される。所望のプリント回路パター
ンの像を含む図示されない適当なイメージ・マス
クを通して露光した後、レジスト13が現像さ
れ、未露光部分が公知の方法に従つて除去され
る。結果として、レジスト13の残つた露光され
た部分13bにおける開口13aが第2B図に示
されるように所望の回路パターン状に残される。
次に、プリント回路部材14が層11の表面11
bにおける開口13aを通してメツキされ、次に
露光されたレジスト部分13bが例えば化学剥離
技法によつて除去される。
本発明に関するこれまでの説明からするとその
方法は第1A図乃至第1C図に関して説明した従
来技術における方法とほぼ同じであることに注目
されたい。しかしながら、本発明の原理に従つ
て、本発明の次のステツプは異なつてくる。第2
C図を参照すると、このステツプにおいては、回
路部材14によつてメツキされていない第1層1
1の右の部分が、公知の方法に従つて部材14に
対して設けられた図示されない適当なエツチン
グ・マスクを用いることによつて適当なプロセス
で除去され、続いてこのマスクが実質的に除去さ
れる。この目的に適したエツチング剤は過硫酸ア
ンモニウムのような過硫酸塩である。エツチ・レ
ジスト・マスクを設けるために通常の浸漬錫付与
プロセスが適当であつて、続いて適当な化学剥離
プロセスによつて除去することができる。結果と
して第2B図におけるフオトレジスト部13bに
よつて被覆されていた第1の層11の部分は第2
C図のように除去され、それによつてベース部材
12の外部表面12aの下方部が露出される。こ
れによつて回路部材14によつてメツキされた第
1の層11の残りの部分の各々第1及び第2の表
面11a及び11bの間に側部11′が形成され
る。層11がパーソナライズされ、第2C図のス
テツプの結果として回路部材14の回路パターン
と整列されていることに注目されたい。
方法は第1A図乃至第1C図に関して説明した従
来技術における方法とほぼ同じであることに注目
されたい。しかしながら、本発明の原理に従つ
て、本発明の次のステツプは異なつてくる。第2
C図を参照すると、このステツプにおいては、回
路部材14によつてメツキされていない第1層1
1の右の部分が、公知の方法に従つて部材14に
対して設けられた図示されない適当なエツチン
グ・マスクを用いることによつて適当なプロセス
で除去され、続いてこのマスクが実質的に除去さ
れる。この目的に適したエツチング剤は過硫酸ア
ンモニウムのような過硫酸塩である。エツチ・レ
ジスト・マスクを設けるために通常の浸漬錫付与
プロセスが適当であつて、続いて適当な化学剥離
プロセスによつて除去することができる。結果と
して第2B図におけるフオトレジスト部13bに
よつて被覆されていた第1の層11の部分は第2
C図のように除去され、それによつてベース部材
12の外部表面12aの下方部が露出される。こ
れによつて回路部材14によつてメツキされた第
1の層11の残りの部分の各々第1及び第2の表
面11a及び11bの間に側部11′が形成され
る。層11がパーソナライズされ、第2C図のス
テツプの結果として回路部材14の回路パターン
と整列されていることに注目されたい。
次に、図示されない未硬化の誘電性部材がプリ
ント回路部材14の上から与えられる。誘電性部
材はプレプレグとして知られるエポキシのフアイ
バ・グラス・シートの重積体からなることが好ま
しい。シートの数はでき上がつた積層体に関する
所望の厚さに見合つた数が用いられ、その重積体
が部材14の上に配置される。
ント回路部材14の上から与えられる。誘電性部
材はプレプレグとして知られるエポキシのフアイ
バ・グラス・シートの重積体からなることが好ま
しい。シートの数はでき上がつた積層体に関する
所望の厚さに見合つた数が用いられ、その重積体
が部材14の上に配置される。
次に、誘電性部材は硬化され、形がくずれて第
2D図に示すように一時的ベース部材の外部表面
12aの前記下方部と接した所定の表面15aを
有する一体的な誘電層15となる。硬化を実施す
るための典型的なパラメータはおよそ1時間に亘
つて35.15Kg/cm2において160℃で処理することで
ある。第2D図に示されるように、硬化が行なわ
れることによつて、誘電層15は回路部材14及
び層11の残りの部分の側部11′を埋設した形
となる。上記の残りの部分の第1の表面11aは
層15の表面15aに関してぴつたりと接した関
係に配置される。
2D図に示すように一時的ベース部材の外部表面
12aの前記下方部と接した所定の表面15aを
有する一体的な誘電層15となる。硬化を実施す
るための典型的なパラメータはおよそ1時間に亘
つて35.15Kg/cm2において160℃で処理することで
ある。第2D図に示されるように、硬化が行なわ
れることによつて、誘電層15は回路部材14及
び層11の残りの部分の側部11′を埋設した形
となる。上記の残りの部分の第1の表面11aは
層15の表面15aに関してぴつたりと接した関
係に配置される。
次に一時的ベース部材12がはがされ、誘電層
15の表面15a及び層11の残りの部分の表面
11aが露出され、第2E図の積層体16ができ
る。第2E図の積層体16の誘電層15の表面1
5aは今や続いて隣接して配置されるべき図示さ
れない他の誘電層に対して積層できる状態を呈す
る。更に本発明の原理に従つて、層11の残りの
部分の第1の表面11aのコンフオーマル特性が
この他の誘電層に対する付着表面を与え、以下に
おいてより詳細に説明するように誘電層15及び
他の層の間の層割れが防止される。ここで、積層
体16は最終的にモノリシツクな多層積層プリン
ト回路板の一部となる多数の積層体の1つである
ことを理解されたい。積層体16の表面15aが
積層されるべき他の誘電層それ自体は他のメタラ
イズされた積層体の一部でもよく、或いは次に説
明される第3図の積層回路板の誘電性スペーサ1
7のようなメタライズされていないものであつて
もよい。
15の表面15a及び層11の残りの部分の表面
11aが露出され、第2E図の積層体16ができ
る。第2E図の積層体16の誘電層15の表面1
5aは今や続いて隣接して配置されるべき図示さ
れない他の誘電層に対して積層できる状態を呈す
る。更に本発明の原理に従つて、層11の残りの
部分の第1の表面11aのコンフオーマル特性が
この他の誘電層に対する付着表面を与え、以下に
おいてより詳細に説明するように誘電層15及び
他の層の間の層割れが防止される。ここで、積層
体16は最終的にモノリシツクな多層積層プリン
ト回路板の一部となる多数の積層体の1つである
ことを理解されたい。積層体16の表面15aが
積層されるべき他の誘電層それ自体は他のメタラ
イズされた積層体の一部でもよく、或いは次に説
明される第3図の積層回路板の誘電性スペーサ1
7のようなメタライズされていないものであつて
もよい。
簡明に示すために、第3図に示されるように、
中間の誘電スペーサ積層体17に対して積層され
る2つの外部の積層体16及び16′を有するモ
ノリシツク多層積層プリント回路板が示される。
第3図の板を製造する場合、積層体16及び1
6′が第2A図乃至第2E図に関して説明した本
発明の方法に従つて個々に形成される。積層体1
7は積層体16及び16′の間に所望の間隔を与
えるに十分な高さのプレプレグの未硬化のシート
よりなる重積体である。
中間の誘電スペーサ積層体17に対して積層され
る2つの外部の積層体16及び16′を有するモ
ノリシツク多層積層プリント回路板が示される。
第3図の板を製造する場合、積層体16及び1
6′が第2A図乃至第2E図に関して説明した本
発明の方法に従つて個々に形成される。積層体1
7は積層体16及び16′の間に所望の間隔を与
えるに十分な高さのプレプレグの未硬化のシート
よりなる重積体である。
第3図に示された例において、積層体16,1
6′,17は外部の積層体16及び16′の各々の
表面11a及び15aが相互に対面し、中間スペ
ーサ積層体17のシートの上記重積体の各々の外
部表面17A及び17Bに対して接触関係に配置
される。そのように重積された積層体16,1
6′及び17からなる組立体が次に硬化され、積
層体17のシートが硬化され、相互に形がくずれ
ると共に積層体16,16′及び17の形もくず
れ、一体的な積層構造体となる。この例において
は2つの内部導電層即ち上部及び下部の導電体1
4を有する構造体が得られる。積層体16,1
6′及び17の硬化及び合体を行なうための典型
的なパラメータは個々の積層体16を硬化するた
めに説明したものと同じパラメータである。慣例
として好ましくは最終的な組立体及び積層体がモ
ノリシツクな板を形成される前に外部積層体16
及び16′の個々の外部表面16Aの一方もしく
は両方に対して図示されない外部集積メタライゼ
ーシヨン層が設けられてもよい。これらの外部層
は付加的な1つもしくは2つの層のメタライゼー
シヨンを与えることによつてパーソナライズして
もよい。簡明に示すために公知の技術に従つて全
ての層即ち内部及び外部層の間に適当な導電性の
バイアが設けられる。外部メタライゼーシヨン層
は、最終的な積層が行なわれた後にパーソナライ
ズされることが好ましい。
6′,17は外部の積層体16及び16′の各々の
表面11a及び15aが相互に対面し、中間スペ
ーサ積層体17のシートの上記重積体の各々の外
部表面17A及び17Bに対して接触関係に配置
される。そのように重積された積層体16,1
6′及び17からなる組立体が次に硬化され、積
層体17のシートが硬化され、相互に形がくずれ
ると共に積層体16,16′及び17の形もくず
れ、一体的な積層構造体となる。この例において
は2つの内部導電層即ち上部及び下部の導電体1
4を有する構造体が得られる。積層体16,1
6′及び17の硬化及び合体を行なうための典型
的なパラメータは個々の積層体16を硬化するた
めに説明したものと同じパラメータである。慣例
として好ましくは最終的な組立体及び積層体がモ
ノリシツクな板を形成される前に外部積層体16
及び16′の個々の外部表面16Aの一方もしく
は両方に対して図示されない外部集積メタライゼ
ーシヨン層が設けられてもよい。これらの外部層
は付加的な1つもしくは2つの層のメタライゼー
シヨンを与えることによつてパーソナライズして
もよい。簡明に示すために公知の技術に従つて全
ての層即ち内部及び外部層の間に適当な導電性の
バイアが設けられる。外部メタライゼーシヨン層
は、最終的な積層が行なわれた後にパーソナライ
ズされることが好ましい。
本発明の原理に従つて、積層体16及び16′
の各々の第1の表面11aのコンフオーマル表面
特性によつて誘電性層17に対する個々の付着性
の表面が与えられ、よつて層17に関する層16
及び16′の各々の層割れが防止される。
の各々の第1の表面11aのコンフオーマル表面
特性によつて誘電性層17に対する個々の付着性
の表面が与えられ、よつて層17に関する層16
及び16′の各々の層割れが防止される。
本発明の好ましい実施例においては、本発明の
他の局面に従つて、一時的ベース部材12の所定
の表面プロフイール特性が表面11aに対してコ
ンフオーマル表面特性を与えるだけではなく更に
層11の第2の表面11bにおけるコンフオーマ
ル表面プロフイール特性を与える。従つて第2の
表面11bのコンフオーマル表面プロフイール特
性は第2の表面11bに対する回路部材14のア
デイテイブ・メツキと共同して部材14及び層1
1の間のメツキ結合力を増加させる。即ち、第1
の表面11aのコンフオーマル表面プロフイール
特性及び第2の表面11bのコンフオーマル表面
プロフイール特性とが結合して、誘電層15及び
その表面15aに対して配置され且つ積層される
他の誘電層、例えば第3図のプリント回路板の層
17、の間の層割れを更に防止する共力的効果
(synergistic effect)を生じる。
他の局面に従つて、一時的ベース部材12の所定
の表面プロフイール特性が表面11aに対してコ
ンフオーマル表面特性を与えるだけではなく更に
層11の第2の表面11bにおけるコンフオーマ
ル表面プロフイール特性を与える。従つて第2の
表面11bのコンフオーマル表面プロフイール特
性は第2の表面11bに対する回路部材14のア
デイテイブ・メツキと共同して部材14及び層1
1の間のメツキ結合力を増加させる。即ち、第1
の表面11aのコンフオーマル表面プロフイール
特性及び第2の表面11bのコンフオーマル表面
プロフイール特性とが結合して、誘電層15及び
その表面15aに対して配置され且つ積層される
他の誘電層、例えば第3図のプリント回路板の層
17、の間の層割れを更に防止する共力的効果
(synergistic effect)を生じる。
好ましい実施例においてこの最後に述べた局面
を代替的に及びもしくは組合せて用いることによ
つて、一時的ベース部材12の所定の表面プロフ
イール特性は事情に応じて表面11aもしくは1
1bに対して所定の表面プロフイール特性を与え
るのみならず、更に誘電層15の所定の表面15
aにおけるコンフオーマル表面プロフイール特性
を与える。よつて表面15aのコンフオーマル表
面プロフイール特性は誘電層15とその表面15
aに対して配置され、積層される他の誘電層との
積層と共働し層15及びこの他の層の間の積層結
合力を増大させる。即ち第1の表面11aのコン
フオーマル表面プロフイール特性と層15の表面
15aのコンフオーマル表面プロフイール特性と
の結合によつてもしくは表面11a,11bの及
び層15の表面15aへのコンフオーマル表面プ
ロフイール特性の結合によつて、誘電層15と第
3図のプリント回路板の層17のようなその表面
15aに対して配置されそして積層されるところ
の他の誘電層との間の層割れを防止する共力的効
果が生じる。
を代替的に及びもしくは組合せて用いることによ
つて、一時的ベース部材12の所定の表面プロフ
イール特性は事情に応じて表面11aもしくは1
1bに対して所定の表面プロフイール特性を与え
るのみならず、更に誘電層15の所定の表面15
aにおけるコンフオーマル表面プロフイール特性
を与える。よつて表面15aのコンフオーマル表
面プロフイール特性は誘電層15とその表面15
aに対して配置され、積層される他の誘電層との
積層と共働し層15及びこの他の層の間の積層結
合力を増大させる。即ち第1の表面11aのコン
フオーマル表面プロフイール特性と層15の表面
15aのコンフオーマル表面プロフイール特性と
の結合によつてもしくは表面11a,11bの及
び層15の表面15aへのコンフオーマル表面プ
ロフイール特性の結合によつて、誘電層15と第
3図のプリント回路板の層17のようなその表面
15aに対して配置されそして積層されるところ
の他の誘電層との間の層割れを防止する共力的効
果が生じる。
第5図において、これらの種々の局面が理想化
された拡大図を用いて説明される。ベース部材1
2の表面12aの粗い表面プロフイール特性によ
つて層11の外部表面11aにコンフオーマル粗
状表面特性が与えられる。結果として、与えられ
た表面11aの粗状表面プロフイール特性はより
大きな表面接触面積を与え、金属表面領域11a
及び積層体16の層15の表面15aに対して積
層されるべき図示されない隣接する誘電層との間
に夫々より大きな付着面積が得られ、よつて層1
5とその表面15aに対して積層される図示され
ない誘電層との間の層割れが防止される。比較の
ために従来技術をもう一度説明すると、従来技術
における積層体6は従来技術の方法においてその
層1の意図的な除去によつて生じる第4図によつ
て示されるメツキされた導体4の比較的滑性のぴ
つたりと取付けられた領域4aを有する。よつて
積層体は付着のための接触面積がより小さく、そ
の層5とその表面5aに対して積層される隣接す
る層との間の層割れに対してより敏感である。
された拡大図を用いて説明される。ベース部材1
2の表面12aの粗い表面プロフイール特性によ
つて層11の外部表面11aにコンフオーマル粗
状表面特性が与えられる。結果として、与えられ
た表面11aの粗状表面プロフイール特性はより
大きな表面接触面積を与え、金属表面領域11a
及び積層体16の層15の表面15aに対して積
層されるべき図示されない隣接する誘電層との間
に夫々より大きな付着面積が得られ、よつて層1
5とその表面15aに対して積層される図示され
ない誘電層との間の層割れが防止される。比較の
ために従来技術をもう一度説明すると、従来技術
における積層体6は従来技術の方法においてその
層1の意図的な除去によつて生じる第4図によつ
て示されるメツキされた導体4の比較的滑性のぴ
つたりと取付けられた領域4aを有する。よつて
積層体は付着のための接触面積がより小さく、そ
の層5とその表面5aに対して積層される隣接す
る層との間の層割れに対してより敏感である。
第5図における層11の厚さを適切に選択する
ことによつて本発明においては積層結合力が更に
改良される。これによつてベース部材12の表面
12aの粗状表面プロフイール特性が層11の表
面11bに対して与えられる。再びこの与えられ
た表面プロフイール特性によつて金属層11及び
それに対してメツキされた導体14の間のメツキ
結合力を増大させるメツキ表面11bにおける表
面面積が増大される。ひいてはこれによつて層1
5と表面15aに対して積層される図示されない
他の上記誘電層との間の層割れが防止される。一
方、第4図の従来の構造体においては、層1が意
図的に除去され、よつてその層5と、その表面5
aに対して積層される図示されない隣接する層と
の間の層割れを防止することができないことに注
目されたい。
ことによつて本発明においては積層結合力が更に
改良される。これによつてベース部材12の表面
12aの粗状表面プロフイール特性が層11の表
面11bに対して与えられる。再びこの与えられ
た表面プロフイール特性によつて金属層11及び
それに対してメツキされた導体14の間のメツキ
結合力を増大させるメツキ表面11bにおける表
面面積が増大される。ひいてはこれによつて層1
5と表面15aに対して積層される図示されない
他の上記誘電層との間の層割れが防止される。一
方、第4図の従来の構造体においては、層1が意
図的に除去され、よつてその層5と、その表面5
aに対して積層される図示されない隣接する層と
の間の層割れを防止することができないことに注
目されたい。
更に、誘電部材が層15となるように合体する
場合、部材12の表面12aの粗状表面プロフイ
ール特性が、層11の部分が前もつて除去される
ことによつて第2D図に関して述べたように接触
した状態でそれが配置される層15の表面15a
に対して与えられることが好ましい。表面15a
におけるこの与えられた粗状の表面プロフイール
特性は層15とその表面15aに対して積層され
る図示されない他の誘電層との間の積層結合力を
増大させる。しかしながら第4図の従来技術にお
ける構造体においてはその層1が第1D図及び第
1E図に示されるように誘電層5が形成されてし
まうまでは除去されないので、部材2及び層5の
間において後者の形成時にシールド状効果を生じ
る。層5の表面5aは相対的に滑性であつて、第
4図に示されるように接触面積がより小さい。従
つて続いて表面5aに対して積層される図示され
ない他の誘電層からの層割れの傾向が呈せられ
る。
場合、部材12の表面12aの粗状表面プロフイ
ール特性が、層11の部分が前もつて除去される
ことによつて第2D図に関して述べたように接触
した状態でそれが配置される層15の表面15a
に対して与えられることが好ましい。表面15a
におけるこの与えられた粗状の表面プロフイール
特性は層15とその表面15aに対して積層され
る図示されない他の誘電層との間の積層結合力を
増大させる。しかしながら第4図の従来技術にお
ける構造体においてはその層1が第1D図及び第
1E図に示されるように誘電層5が形成されてし
まうまでは除去されないので、部材2及び層5の
間において後者の形成時にシールド状効果を生じ
る。層5の表面5aは相対的に滑性であつて、第
4図に示されるように接触面積がより小さい。従
つて続いて表面5aに対して積層される図示され
ない他の誘電層からの層割れの傾向が呈せられ
る。
上記の如く、第3図の態様は本発明の原理を説
明するための1つの例として用いられる。しかし
ながら、本発明を実施するために変更を行なうこ
とが可能であり或いは他の形態を用いることがで
きることを理解されたい。例えば、代替的な形態
として、複数個の積層体16を相互に上部に1つ
ずつ重ねて行くことができる。これによつて各々
の特定の積層体の表面15aは隣接する積層体1
6の間に付加的なメタライズされない誘電層を用
いるか或いは用いないで重積体の次の隣接する積
層体の表面15bと接触した状態となる。或いは
代替的に上述のようにして複数個の付加的積層体
16を層17の硬化の前に第3図の構造体に関連
する重積体の積層体16,16′の1つの側面1
6Aもしくは両方の側面16A上に配置すること
ができる。そのようにして重積された組立体は続
いてモノリシツクな構造体となるように合着され
る。
明するための1つの例として用いられる。しかし
ながら、本発明を実施するために変更を行なうこ
とが可能であり或いは他の形態を用いることがで
きることを理解されたい。例えば、代替的な形態
として、複数個の積層体16を相互に上部に1つ
ずつ重ねて行くことができる。これによつて各々
の特定の積層体の表面15aは隣接する積層体1
6の間に付加的なメタライズされない誘電層を用
いるか或いは用いないで重積体の次の隣接する積
層体の表面15bと接触した状態となる。或いは
代替的に上述のようにして複数個の付加的積層体
16を層17の硬化の前に第3図の構造体に関連
する重積体の積層体16,16′の1つの側面1
6Aもしくは両方の側面16A上に配置すること
ができる。そのようにして重積された組立体は続
いてモノリシツクな構造体となるように合着され
る。
第1A図乃至第1F図は従来技術を説明する図
である。第2A図乃至第2E図は本発明の方法を
説明する図である。第3図はモノリシツク多層積
層プリント回路板の断面図である。第4図乃び第
5図は夫々第1F図及び第2F図の積層体の拡大
された部分断面図である。 11……導電性第1層、11a,11b……第
1乃び第2の対向表面、12……ベース部材、1
3……フオトレジスト、14……プリント回路部
材、13a……開口、15……誘電層、16……
積層体、17……スペーサ積層体。
である。第2A図乃至第2E図は本発明の方法を
説明する図である。第3図はモノリシツク多層積
層プリント回路板の断面図である。第4図乃び第
5図は夫々第1F図及び第2F図の積層体の拡大
された部分断面図である。 11……導電性第1層、11a,11b……第
1乃び第2の対向表面、12……ベース部材、1
3……フオトレジスト、14……プリント回路部
材、13a……開口、15……誘電層、16……
積層体、17……スペーサ積層体。
Claims (1)
- 【特許請求の範囲】 1 (a) 第1及び第2の対向表面を有する薄い導
電性の第1の層と、上記第1の表面に対して剥
離可能な状態で付着された外部表面を有する一
時的なベース部材であつて上記導電性の第1の
層の少くとも上記第1の表面上にコンフオーマ
ルな表面プロフイール特性を与えるために上記
外部表面上に所定の表面プロフイール特性を有
するものとを準備し、 (b) 所定のプリント回路パターン状に上記第2の
表面に対して複数のプリント回路部材をアデイ
テイブ・メツキし、 (c) 上記回路部材によつてメツキされない上記第
1の層の部分を除去する事によつて上記ベース
部材の上記外部表面の下方部分を露出させ、上
記回路部材によつてメツキされない上記第1の
層の残りの部分の上記第1及び第2の表面間に
於いて側部を露出させ、 (d) 上記パターン状の上記プリント回路部材上に
未硬化の誘電部材を与え、 (e) 上記一時的ベース部材の上記外部表面の下方
部分と接触した所定の表面を有する一体的な誘
電性の第2の層を生じる様に上記誘電性部材を
所定の方法で硬化させ、 (f) 上記誘電性の第2の層の上記所定の表面及び
上記第1の層の上記残りの部分の上記第1の表
面を露出させるために上記一時的ベース部材を
剥離させる事よりなる多層回路板の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/325,614 US4354895A (en) | 1981-11-27 | 1981-11-27 | Method for making laminated multilayer circuit boards |
US325614 | 1989-03-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5893399A JPS5893399A (ja) | 1983-06-03 |
JPS6317359B2 true JPS6317359B2 (ja) | 1988-04-13 |
Family
ID=23268632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57143551A Granted JPS5893399A (ja) | 1981-11-27 | 1982-08-20 | 多層回路板の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4354895A (ja) |
EP (1) | EP0080689B1 (ja) |
JP (1) | JPS5893399A (ja) |
DE (1) | DE3278193D1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1981-11-27 US US06/325,614 patent/US4354895A/en not_active Expired - Lifetime
-
1982
- 1982-08-20 JP JP57143551A patent/JPS5893399A/ja active Granted
- 1982-11-23 EP EP82110815A patent/EP0080689B1/en not_active Expired
- 1982-11-23 DE DE8282110815T patent/DE3278193D1/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE3278193D1 (en) | 1988-04-07 |
EP0080689A3 (en) | 1985-11-06 |
US4354895A (en) | 1982-10-19 |
EP0080689B1 (en) | 1988-03-02 |
JPS5893399A (ja) | 1983-06-03 |
EP0080689A2 (en) | 1983-06-08 |
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