JP2012186270A - 半導体パッケージの製造方法 - Google Patents
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Abstract
【解決手段】基材の配線形成領域に下地層13、第一金属層14を積層し、第一金属層14と基材を接着させる工程と第一金属層14に感光性樹脂層を形成する工程と基板上に下地層13、第一金属層14およびビルドアップ配線層が形成された構造体の下地層13の周縁に対応する部分を切断することにより、基板上の下地層13から第一金属層14を分離し第一金属層14上にビルドアップ配線層が形成された配線部材を得る工程と、第一金属層14をエッチングにより除去して露出した第二金属層16の表面に第三金属層を形成する工程と感光性樹脂層を剥離し半導体素子接続パッドを形成する工程とを有する半導体パッケージの製造方法。
【選択図】図5
Description
支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、
前記第一金属層に感光性樹脂層を形成する工程と、
該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、
前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、
前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、
前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
前記第一金属層をエッチングにより除去する第一金属層除去工程と、
前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、
前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程と
を有することを特徴とする半導体パッケージの製造方法。
続いて、後述する半導体素子接続パッド22の配線パターンに対応する所要部に、開口部が設けられたパターンを形成し、第一金属層14をシード層として、セミアディティブ法にて第二金属層16を形成する(図5(m))。
る。また、第二金属層16と第三金属層21の厚さの総和が50μmを超えると、半導体素子を実装した際に、半導体素子と半導体パッケージとのギャップが大きくなる。そのため、半導体素子と半導体パッケージとの間隙部に注入するアンダーフィル内にボイドが発生しやすくなり、結果として半導体素子の実装信頼性が低下することとなる。
81、82、91、92・・・半導体パッケージ中間構造体
80、90・・・仮基板
1、12・・・プリプレグ
2、13・・・下地層
3、14・・・第一金属層
4、18・・・第一配線層
5、17・・・絶縁層
6、18・・・ビアホール
7、19・・・配線層
8、20・・・ソルダーレジスト
9、15・・・めっきレジスト
16・・・第二金属層
21・・・第三金属層
10、22・・・半導体素子接続パッド
11、23・・・外部接続端子用パッド
Claims (8)
- 絶縁層と配線層とが交互に複数積層され、各配線層がビアホールを介して電気的に接続され、最外層に半導体素子接続パッドが形成された半導体パッケージの製造方法において、支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、
前記第一金属層に感光性樹脂層を形成する工程と、
該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、
前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、
前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、
前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
前記第一金属層をエッチングにより除去する第一金属層除去工程と、
前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、
前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程と
を有することを特徴とする半導体パッケージの製造方法。 - 前記支持基材の上に前記下地層および第一金属層が接着された仮基板を得る工程は、半硬化状態のプリプレグ上に前記下地層および第一金属層を重ねて配置し、加熱圧着によって前記プリプレグを硬化させ、前記仮基板に前記下地層および第一金属層を接着する工程であることを特徴とする請求項1に記載の半導体パッケージの製造方法。
- 前記支持基板の両面に、前記下地層、前記第一金属層および前記ビルドアップ配線層がそれぞれ形成され、前記支持基板の両面からそれぞれ前記配線部材が得られることを特徴とする請求項1または請求項2に記載の半導体パッケージの製造方法。
- 前記下地層は、金属箔、離型フィルム、または離型剤からなることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。
- 前記感光性樹脂層はドライフィルムフォトレジストであることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。
- 前記第三金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の単体金属または合金の何れからなることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。
- 前記第一金属層の厚さは2μm以上であることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。
- 前記第三金属層の厚さは1μm以上かつ第二金属層と第三金属層の厚さの総和は50μm以内であることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。
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- 2011-03-04 JP JP2011047505A patent/JP2012186270A/ja active Pending
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