JPH03214625A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03214625A JPH03214625A JP2010852A JP1085290A JPH03214625A JP H03214625 A JPH03214625 A JP H03214625A JP 2010852 A JP2010852 A JP 2010852A JP 1085290 A JP1085290 A JP 1085290A JP H03214625 A JPH03214625 A JP H03214625A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体装置の製造方法に関し、特に、絶縁
物上に平滑な単結晶半導体膜表面を有する半導体装置を
製造する方法に関する。
物上に平滑な単結晶半導体膜表面を有する半導体装置を
製造する方法に関する。
[従来の技術コ
絶縁物上に単結晶半導体層を形成する方法としては、単
結晶半導体基板における酸素イオン注入による方法(S
IMOX) 、絶縁膜上の非結晶半導体のヒータ加熱
による溶融再結晶化法、あるいはエネルギビーム照射に
よる溶融再結晶化法などが考えられている。特に、エネ
ルギビーム照射による溶融再結晶化法は、三次元素子の
実現に際しては、不可欠な技術である。ここで、三次元
素子は、従来1層であった集積回路層を絶縁層を挾んで
多層に積層化したものであり、従来の二次元素子に比べ
、機能と集積度の飛躍的な向上を狙ったものである。
結晶半導体基板における酸素イオン注入による方法(S
IMOX) 、絶縁膜上の非結晶半導体のヒータ加熱
による溶融再結晶化法、あるいはエネルギビーム照射に
よる溶融再結晶化法などが考えられている。特に、エネ
ルギビーム照射による溶融再結晶化法は、三次元素子の
実現に際しては、不可欠な技術である。ここで、三次元
素子は、従来1層であった集積回路層を絶縁層を挾んで
多層に積層化したものであり、従来の二次元素子に比べ
、機能と集積度の飛躍的な向上を狙ったものである。
ところで、溶融再結晶化法に用いるエネルギビームとし
ては、大出力レーザ、あるいは電子ビームが考えられて
いるが、操作性の良さからレーザを用いる方法か、絶縁
物上に単結晶半導体層を形成するのに適している。レー
ザ照射による溶融再結晶化法により単結晶半導体層を形
成するには、溶融した半導体中の温度分布を制御し、予
め定める場所から再結晶化を起こすことが必要となる。
ては、大出力レーザ、あるいは電子ビームが考えられて
いるが、操作性の良さからレーザを用いる方法か、絶縁
物上に単結晶半導体層を形成するのに適している。レー
ザ照射による溶融再結晶化法により単結晶半導体層を形
成するには、溶融した半導体中の温度分布を制御し、予
め定める場所から再結晶化を起こすことが必要となる。
このような温度分布制御法の1つに反射防止膜法がある
。
。
次に、レーザビームを用い、かつ反射防止膜法を適用し
た溶融再結晶化法について概略説明する。
た溶融再結晶化法について概略説明する。
第5A図を参照して、半導体単結晶基板51上に絶縁膜
52が形成される。次に、絶縁膜52の所定部分にはシ
ード部となる開口部53が設けられる。
52が形成される。次に、絶縁膜52の所定部分にはシ
ード部となる開口部53が設けられる。
次に、第5B図を参照して、絶縁膜52上にはCVD法
によりポリシリコン膜54が形成される。
によりポリシリコン膜54が形成される。
このとき、開口部53はポリシリコン膜54で埋められ
る。次に、第5C図を参照して、ポリシリコン膜54上
には、CvD法によりシリコン窒化膜からなる反射防止
膜55が形成され、所定の形状にパターニングされる。
る。次に、第5C図を参照して、ポリシリコン膜54上
には、CvD法によりシリコン窒化膜からなる反射防止
膜55が形成され、所定の形状にパターニングされる。
第6図を参照して、反射防止膜55は所定間隔ごとにス
トライプ状に設けられる。レーザビーム60は、ポリシ
リコン膜54および反射防止膜55に照射される。そし
て、レーザビーム6oは、たとえば反射防止膜55の長
手方向に沿って、第6図に矢印で示す方向に走査される
。
トライプ状に設けられる。レーザビーム60は、ポリシ
リコン膜54および反射防止膜55に照射される。そし
て、レーザビーム6oは、たとえば反射防止膜55の長
手方向に沿って、第6図に矢印で示す方向に走査される
。
第5D図を参照して、反射防止膜55の下においては、
反射防止膜のない部分よりレーザ光の吸収が大きいため
、より高温となる。このため、溶融した領域541は反
射防止膜55下の領域からシード部53aの方向に拡が
る。レーザ照射により溶融した半導体層は、温度の低い
とこから固化し始めるが、反射防止膜55下はより高温
となっているので、反射防止膜と反射防止膜との間から
常に再結晶化が始まり、反射防止膜55下が最後に固化
する。さらに、熱伝導率に関しては、結晶半導体が最も
大きな値を持つので、固化する際の熱は、主に結晶半導
体側へ放散することになる。
反射防止膜のない部分よりレーザ光の吸収が大きいため
、より高温となる。このため、溶融した領域541は反
射防止膜55下の領域からシード部53aの方向に拡が
る。レーザ照射により溶融した半導体層は、温度の低い
とこから固化し始めるが、反射防止膜55下はより高温
となっているので、反射防止膜と反射防止膜との間から
常に再結晶化が始まり、反射防止膜55下が最後に固化
する。さらに、熱伝導率に関しては、結晶半導体が最も
大きな値を持つので、固化する際の熱は、主に結晶半導
体側へ放散することになる。
この結果、シード部53aを反射防止膜55の間に設け
れば、再結晶化は常にシード部から始まり単結晶半導体
基板51を種とするエビタキシャル成長が生じる。した
がって、絶縁物52上に基板の単結晶半導体51と同じ
結晶方位を持つ単結晶半導体膜が得られる。
れば、再結晶化は常にシード部から始まり単結晶半導体
基板51を種とするエビタキシャル成長が生じる。した
がって、絶縁物52上に基板の単結晶半導体51と同じ
結晶方位を持つ単結晶半導体膜が得られる。
[発明が解決しようとする課題]
ところで、このような単結晶半導体膜が生成される際、
反射防止膜下の層は反射防止膜間の領域よりもより高温
となっているため、反射防止膜間の領域が先に固化し、
反射防止膜下がそれよりも遅れて固化することになる。
反射防止膜下の層は反射防止膜間の領域よりもより高温
となっているため、反射防止膜間の領域が先に固化し、
反射防止膜下がそれよりも遅れて固化することになる。
溶融物の温度が高温であればあるほど表面張力は低くな
るので、単結晶半導体は、第7図に破線で示すように先
に固化する部分Aが凸部となり、後で固化する部分Bが
凹部となって固化する。このため、単結晶半導体膜56
の表面には、第7図に示すように、反射防止膜55に対
応して凹凸が生じる。反射防止膜55の幅は約5μmで
あり、反射防止膜間の距離は約10μmであるので、四
部あるいは凸部は約15μmごとに存在する。
るので、単結晶半導体は、第7図に破線で示すように先
に固化する部分Aが凸部となり、後で固化する部分Bが
凹部となって固化する。このため、単結晶半導体膜56
の表面には、第7図に示すように、反射防止膜55に対
応して凹凸が生じる。反射防止膜55の幅は約5μmで
あり、反射防止膜間の距離は約10μmであるので、四
部あるいは凸部は約15μmごとに存在する。
このようにして、形成された単結晶半導体膜の表面形状
の測定例を第8図に示す。第8図において、表面の凹凸
は、絶縁膜上の再結晶化半導体膜5 の厚さが0.55μmの場合で、約±0.06μm以上
ある。さらに、再結晶化前の非結晶膜形成直後において
も、第9図に示すように、グレイン542に対応した凹
凸が非結晶膜54表面に存在する。このような表面の凹
凸は、デバイス作製時の種々プロセスにおいて不都合を
生じ、デバイス性能の不均一の原因となる。また、絶縁
膜上の半導体膜にデバイスを形成する場合、その半導体
膜厚を0.1μmあるいはもっと薄くすると、デバイス
性能が向上することが知られているが、前述した表面凹
凸が存在すると、平坦化技術としてよく用いられるエッ
チパック法によっても平坦な薄膜を得ることは困難であ
る。
の測定例を第8図に示す。第8図において、表面の凹凸
は、絶縁膜上の再結晶化半導体膜5 の厚さが0.55μmの場合で、約±0.06μm以上
ある。さらに、再結晶化前の非結晶膜形成直後において
も、第9図に示すように、グレイン542に対応した凹
凸が非結晶膜54表面に存在する。このような表面の凹
凸は、デバイス作製時の種々プロセスにおいて不都合を
生じ、デバイス性能の不均一の原因となる。また、絶縁
膜上の半導体膜にデバイスを形成する場合、その半導体
膜厚を0.1μmあるいはもっと薄くすると、デバイス
性能が向上することが知られているが、前述した表面凹
凸が存在すると、平坦化技術としてよく用いられるエッ
チパック法によっても平坦な薄膜を得ることは困難であ
る。
薄膜化が困難である理由は、第10図に示すように、半
導体膜56aに存在する凹凸が微細であれば、半導体膜
56a上に平坦なレジスト膜57aを形成することが可
能であり、平坦な表面571を基準面としてエッチング
を行なうと、半導体膜56aとレジスト膜57aのエッ
チング速度が等しい限り、平坦かつ薄膜の半導体膜を得
ること6 ができるのに対し、第11図に示すように、半導体膜5
6bに存在する凹凸が長周期のものであれば、半導体膜
56b上に形成されるレジスト膜57bの表面も半導体
膜56bの凹凸に対応する凹凸を有するため、レジスト
膜57bの表面572を基準面としてエッチングを行な
っても、平坦な表面が得られないためである。
導体膜56aに存在する凹凸が微細であれば、半導体膜
56a上に平坦なレジスト膜57aを形成することが可
能であり、平坦な表面571を基準面としてエッチング
を行なうと、半導体膜56aとレジスト膜57aのエッ
チング速度が等しい限り、平坦かつ薄膜の半導体膜を得
ること6 ができるのに対し、第11図に示すように、半導体膜5
6bに存在する凹凸が長周期のものであれば、半導体膜
56b上に形成されるレジスト膜57bの表面も半導体
膜56bの凹凸に対応する凹凸を有するため、レジスト
膜57bの表面572を基準面としてエッチングを行な
っても、平坦な表面が得られないためである。
ところで、上述の表面凹凸を軽減する方法とし、研摩法
が考えられる。特に、研摩パッドを用いずに、Si02
などの剛体を定盤として用いる、いわゆる剛体研摩法は
有望と考えられる。しかし、絶縁膜上の半導体膜の厚さ
はもともと0.55μm程度しかないため、これを剛体
研摩法によりそのまま研摩しても、表面は荒れてしまい
、均一で平滑な面は得られない。
が考えられる。特に、研摩パッドを用いずに、Si02
などの剛体を定盤として用いる、いわゆる剛体研摩法は
有望と考えられる。しかし、絶縁膜上の半導体膜の厚さ
はもともと0.55μm程度しかないため、これを剛体
研摩法によりそのまま研摩しても、表面は荒れてしまい
、均一で平滑な面は得られない。
第12図に研摩後の試料の断面および表面を示す。第1
2図において、絶縁膜52上の表面領域70には、多数
の引掻き溝71が形成されている。
2図において、絶縁膜52上の表面領域70には、多数
の引掻き溝71が形成されている。
領域72では半導体膜が脱落している。第12図に示す
ように、表面が荒れる理由は、研摩に必要な取り代を十
分に確保できないためである。現在の研摩技術レベルで
は、この取り代は0. 5〜1,0μm程度必要とす
る。一方、絶縁膜上に単結晶半導体膜を形成する方法は
、前述したように、三次元素子への応用を考えた場合に
はレーザ再結晶化法を用いることになるが、再結晶によ
り得られる結晶は膜厚か約0.55μmのとき最も良好
であり、それ以上薄くても厚くても良好な結晶を得るこ
とは困難である。このため、半導体膜の厚さを、研摩の
取り代を見込んだ分だけ厚くすることは難しい。
ように、表面が荒れる理由は、研摩に必要な取り代を十
分に確保できないためである。現在の研摩技術レベルで
は、この取り代は0. 5〜1,0μm程度必要とす
る。一方、絶縁膜上に単結晶半導体膜を形成する方法は
、前述したように、三次元素子への応用を考えた場合に
はレーザ再結晶化法を用いることになるが、再結晶によ
り得られる結晶は膜厚か約0.55μmのとき最も良好
であり、それ以上薄くても厚くても良好な結晶を得るこ
とは困難である。このため、半導体膜の厚さを、研摩の
取り代を見込んだ分だけ厚くすることは難しい。
この発明は、上述のような問題点を解消するためになさ
れたもので、絶縁物上の単結晶半導体膜の表面凹凸を軽
減することのできる半導体装置の製造方法を提供するこ
とを目的としている。
れたもので、絶縁物上の単結晶半導体膜の表面凹凸を軽
減することのできる半導体装置の製造方法を提供するこ
とを目的としている。
[課題を解決するための手段]
この発明の半導体装置の製造方法は、半導体基板の主面
上あるいは半導体基板の主面に形成したデバイス上に絶
縁膜を形成し、絶縁膜上に単結晶半導体膜を形成した後
、単結晶半導体膜上に研摩の取り代となる膜を形成し、
研摩の取り代となるべき膜側から単結晶半導体膜の或る
深さまでを研摩により除去するようにしたものである。
上あるいは半導体基板の主面に形成したデバイス上に絶
縁膜を形成し、絶縁膜上に単結晶半導体膜を形成した後
、単結晶半導体膜上に研摩の取り代となる膜を形成し、
研摩の取り代となるべき膜側から単結晶半導体膜の或る
深さまでを研摩により除去するようにしたものである。
[作用]
この発明によれば、絶縁物上に形成した単結晶半導体膜
表面の凹凸を、研摩の取り代として形成した膜側から単
結晶半導体膜の或る深さまでを研摩することで除去する
ことが可能となり、絶縁物上に均一で平滑な単結晶半導
体膜を形成することが可能となる。
表面の凹凸を、研摩の取り代として形成した膜側から単
結晶半導体膜の或る深さまでを研摩することで除去する
ことが可能となり、絶縁物上に均一で平滑な単結晶半導
体膜を形成することが可能となる。
[発明の実施例]
以下、この発明に係る半導体装置製造方法の一実施例を
示す。
示す。
第IA図は、シリコン単結晶基板1上にシリコン酸化膜
2を形成し、その上に単結晶シリコン膜3を形成したも
のを示している。単結晶シリコン膜3の形成法は、上述
の第5A図ないし第5D図および第6図に示す方法と同
様であるので、説明を省略する。第IA図では、単結晶
シリコン膜3を形成したときに使用した反射防止膜は除
去され9 ている。また、表面に生じる凹凸は拡大して示されてい
る。この実施例では、シリコン酸化膜2の厚さは1〜2
μm,単結晶シリコン膜3の厚さは0.55μm程度で
、表面凹凸は上述したとおり±0.06μm程度である
。
2を形成し、その上に単結晶シリコン膜3を形成したも
のを示している。単結晶シリコン膜3の形成法は、上述
の第5A図ないし第5D図および第6図に示す方法と同
様であるので、説明を省略する。第IA図では、単結晶
シリコン膜3を形成したときに使用した反射防止膜は除
去され9 ている。また、表面に生じる凹凸は拡大して示されてい
る。この実施例では、シリコン酸化膜2の厚さは1〜2
μm,単結晶シリコン膜3の厚さは0.55μm程度で
、表面凹凸は上述したとおり±0.06μm程度である
。
第IB図は、上述の単結晶シリコン膜3上に、ポリシリ
コン膜4を形成した状態を示している。
コン膜4を形成した状態を示している。
このポリシリコン膜4はたとえばCVD法により形成さ
れる。ここで、ポリシリコン膜4の厚さは、研摩時の取
り代程度あればよいので、0.5〜1.0μm程度でよ
い。もっとも、ポリシリコン膜の厚さはこれらの値より
大きくても、表面の平滑化に関しては何ら支障はない。
れる。ここで、ポリシリコン膜4の厚さは、研摩時の取
り代程度あればよいので、0.5〜1.0μm程度でよ
い。もっとも、ポリシリコン膜の厚さはこれらの値より
大きくても、表面の平滑化に関しては何ら支障はない。
また、ここではポリシリコン膜を形成したが、これに限
らず、単結晶シリコンの研摩レートと等しいか、あるい
はこれに近い値を持つ物質を用いることが好ましく、そ
のような物質を用いた場合には、ポリシリコンと同様の
効果を得ることができる。たとえば、ポリシリコン膜4
の代わりにエビタキシャル成長により単結晶シリコン膜
3の膜厚を厚く形成しても研10 摩の取り代となるため同等の効果が得られる。しかし、
エビタキシャル成長させるには、高温にする必要がある
ため、絶縁膜2下に既にデバイスが形成されている場合
には、熱によりデバイスに支障が生じるため、この方法
は適当ではない。
らず、単結晶シリコンの研摩レートと等しいか、あるい
はこれに近い値を持つ物質を用いることが好ましく、そ
のような物質を用いた場合には、ポリシリコンと同様の
効果を得ることができる。たとえば、ポリシリコン膜4
の代わりにエビタキシャル成長により単結晶シリコン膜
3の膜厚を厚く形成しても研10 摩の取り代となるため同等の効果が得られる。しかし、
エビタキシャル成長させるには、高温にする必要がある
ため、絶縁膜2下に既にデバイスが形成されている場合
には、熱によりデバイスに支障が生じるため、この方法
は適当ではない。
第IC図は第IB図に示したものを、ポリシリコン膜4
側から単結晶シリコン膜3の或る深さ(第IB図に破線
で示す)までを研摩した状態を示している。第IC図に
示すように、単結晶シリコン膜3の表面は、研摩により
均一で平滑な面となる。
側から単結晶シリコン膜3の或る深さ(第IB図に破線
で示す)までを研摩した状態を示している。第IC図に
示すように、単結晶シリコン膜3の表面は、研摩により
均一で平滑な面となる。
第2図および第3図はこの実施例で用いられる研摩方法
を示す図であり、特に、第2図は一般的な研摩方法を示
し、第3図は剛体研摩法を示す。
を示す図であり、特に、第2図は一般的な研摩方法を示
し、第3図は剛体研摩法を示す。
第2図に示すように、金属板20に研摩パッド21を設
けた研摩板を、ウエハ10に押し当てながら回転するこ
とにより、ウエハ10に形成された表面凹凸を有する半
導体膜を研摩してもよい。この場合には、研摩材として
、グリセリン等にアルミナ微粉を均一に分散したものが
用いられる。
けた研摩板を、ウエハ10に押し当てながら回転するこ
とにより、ウエハ10に形成された表面凹凸を有する半
導体膜を研摩してもよい。この場合には、研摩材として
、グリセリン等にアルミナ微粉を均一に分散したものが
用いられる。
11
また、第3図に示すように、シリコンよりも研摩されに
くい物質よりなる定盤30を用い、回転可能な支持板4
0によりウエハ10を支持して、定盤30に押し当てな
がら回転させることによりウエハ10に形成された半導
体膜を研摩してもよい。この場合には、研摩材としてた
とえばコロイダルシリ力が用いられる。定盤として、た
とえばシリコン酸化物が用いられる。研摩の際の単結晶
半導体膜への汚染を防止することができれば、金属を用
いてもよい。なお、第3図に示す剛体研摩法によれば、
取り代となる膜として単結晶シリコン膜3と研摩レート
の異なるものを用いても、良好な平坦性を有する単結晶
シリコン膜を得ることができるが、より高度の平坦性を
得るには、研摩レートが単結晶シリコン膜と等しいかあ
るいはこれに近い値を持つ物質を用いることが好ましい
。
くい物質よりなる定盤30を用い、回転可能な支持板4
0によりウエハ10を支持して、定盤30に押し当てな
がら回転させることによりウエハ10に形成された半導
体膜を研摩してもよい。この場合には、研摩材としてた
とえばコロイダルシリ力が用いられる。定盤として、た
とえばシリコン酸化物が用いられる。研摩の際の単結晶
半導体膜への汚染を防止することができれば、金属を用
いてもよい。なお、第3図に示す剛体研摩法によれば、
取り代となる膜として単結晶シリコン膜3と研摩レート
の異なるものを用いても、良好な平坦性を有する単結晶
シリコン膜を得ることができるが、より高度の平坦性を
得るには、研摩レートが単結晶シリコン膜と等しいかあ
るいはこれに近い値を持つ物質を用いることが好ましい
。
上述の例では研摩すべき単結晶半導体膜は絶縁膜上に形
成されているが、この絶縁膜は半導体基板の主面上に形
成されたものだけに限らず、デバイス上に形成されたも
のであってもよい。デバイ12 ス上に形成された絶縁膜上に単結晶半導体膜を形成した
例を第4図に示す。第4図において、半導体基板1上に
はゲート絶縁膜11が形成され、ゲート絶縁膜11上に
はゲート電極13が形成されている。半導体基板1の表
面にはゲート電極13をマスクとしてイオン注入により
不純物拡散領域12が形成されている。ソース・ド1ノ
インとなる不純物拡散領域12により規定される半導体
基板表面,その上のゲート絶縁膜11およびゲート電極
1.3によりトランジスタが構成されている。このよう
なデバイス上に絶縁膜を介して形成された単結晶半導体
膜3についても同様の効果が得られ、平坦かつ均一で良
質の単結晶半導体膜を得ることができる。
成されているが、この絶縁膜は半導体基板の主面上に形
成されたものだけに限らず、デバイス上に形成されたも
のであってもよい。デバイ12 ス上に形成された絶縁膜上に単結晶半導体膜を形成した
例を第4図に示す。第4図において、半導体基板1上に
はゲート絶縁膜11が形成され、ゲート絶縁膜11上に
はゲート電極13が形成されている。半導体基板1の表
面にはゲート電極13をマスクとしてイオン注入により
不純物拡散領域12が形成されている。ソース・ド1ノ
インとなる不純物拡散領域12により規定される半導体
基板表面,その上のゲート絶縁膜11およびゲート電極
1.3によりトランジスタが構成されている。このよう
なデバイス上に絶縁膜を介して形成された単結晶半導体
膜3についても同様の効果が得られ、平坦かつ均一で良
質の単結晶半導体膜を得ることができる。
[発明の効果]
以上のように、この発明によれば、単結晶半導体層の表
面側に研摩時の取り代層を形成することにより、表面凹
凸を研摩により軽減することができる。したがって、表
面が均一で平滑な良質の単結晶半導体膜を絶縁物上に形
成することが可能と13 なる。
面側に研摩時の取り代層を形成することにより、表面凹
凸を研摩により軽減することができる。したがって、表
面が均一で平滑な良質の単結晶半導体膜を絶縁物上に形
成することが可能と13 なる。
第IA図ないし第IC図はこの発明の一実施例の半導体
装置の製造方法を説明するための図である。第2図およ
び第3図はこの発明の一実施例で用いられる研摩方法を
示す図である。第4図は研摩すべき単結晶半導体膜をデ
バイス上に形成した例を示す図である。第5A図ないし
第5D図および第6図は従来の半導体装置の製造方法に
適用され、かつこの発明の一実施例の半導体装置の製造
方法に適用される溶融再結晶化法を説明するための図で
ある。第7図は第5A図ないし第5D図および第6図に
示す方法により得られる単結晶半導体膜の表面形状を示
す図である。第8図はその測定例を示すグラフである。 第9図はグレインに対応した凹凸を示す模式図である。 第10図および第11図はエッチバック法を説明するた
めの図である。第12図は従来の製造方法により得られ
た単結晶半導体膜をそのまま研摩した場合の表面状態を
示す模式図である。 14 図において、1はシリコン単結晶基板、2は絶縁膜、3
は単結晶シリコン膜、4は研摩取り代となるポリシリコ
ン膜を示す。 なお、図中同一符号は同一または相当する部分を示す。
装置の製造方法を説明するための図である。第2図およ
び第3図はこの発明の一実施例で用いられる研摩方法を
示す図である。第4図は研摩すべき単結晶半導体膜をデ
バイス上に形成した例を示す図である。第5A図ないし
第5D図および第6図は従来の半導体装置の製造方法に
適用され、かつこの発明の一実施例の半導体装置の製造
方法に適用される溶融再結晶化法を説明するための図で
ある。第7図は第5A図ないし第5D図および第6図に
示す方法により得られる単結晶半導体膜の表面形状を示
す図である。第8図はその測定例を示すグラフである。 第9図はグレインに対応した凹凸を示す模式図である。 第10図および第11図はエッチバック法を説明するた
めの図である。第12図は従来の製造方法により得られ
た単結晶半導体膜をそのまま研摩した場合の表面状態を
示す模式図である。 14 図において、1はシリコン単結晶基板、2は絶縁膜、3
は単結晶シリコン膜、4は研摩取り代となるポリシリコ
ン膜を示す。 なお、図中同一符号は同一または相当する部分を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板の主面上あるいは半導体基板の主面に形成し
たデバイス上に絶縁膜を形成するステップと、 前記絶縁膜上に非結晶半導体膜を形成するステップと、 前記非結晶半導体膜をエネルギビーム照射により結晶化
することにより、単結晶半導体膜を形成するステップと
、 前記単結晶半導体膜上に研摩の取り代となるべき膜を形
成するステップと、 前記研摩の取り代となるべき膜側から前記単結晶半導体
膜の予め定める深さを研摩により除去するステップとを
備えた、半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010852A JPH03214625A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
US07/640,499 US5214001A (en) | 1990-01-18 | 1991-01-14 | Method of manufacturing semiconductor device having planar single crystal semiconductor surface |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010852A JPH03214625A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03214625A true JPH03214625A (ja) | 1991-09-19 |
Family
ID=11761888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010852A Pending JPH03214625A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5214001A (ja) |
JP (1) | JPH03214625A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5413966A (en) | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
US5290396A (en) | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
US5248625A (en) | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
DE19526691A1 (de) * | 1995-07-21 | 1997-01-23 | Bosch Gmbh Robert | Verfahren zur Herstellung von Beschleunigungssensoren |
US5883011A (en) * | 1997-06-18 | 1999-03-16 | Vlsi Technology, Inc. | Method of removing an inorganic antireflective coating from a semiconductor substrate |
US6559040B1 (en) * | 1999-10-20 | 2003-05-06 | Taiwan Semiconductor Manufacturing Company | Process for polishing the top surface of a polysilicon gate |
US7050878B2 (en) * | 2001-11-22 | 2006-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductror fabricating apparatus |
TWI267145B (en) * | 2001-11-30 | 2006-11-21 | Semiconductor Energy Lab | Manufacturing method for a semiconductor device |
US7133737B2 (en) * | 2001-11-30 | 2006-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer |
US7214573B2 (en) * | 2001-12-11 | 2007-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device that includes patterning sub-islands |
JP4141138B2 (ja) * | 2001-12-21 | 2008-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4631804A (en) * | 1984-12-10 | 1986-12-30 | At&T Bell Laboratories | Technique for reducing substrate warpage springback using a polysilicon subsurface strained layer |
JPS63266830A (ja) * | 1987-04-24 | 1988-11-02 | Nec Corp | 表面平坦化方法 |
JP2590480B2 (ja) * | 1987-07-06 | 1997-03-12 | ソニー株式会社 | 半導体装置の製造方法 |
JPH01162376A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
US4879258A (en) * | 1988-08-31 | 1989-11-07 | Texas Instruments Incorporated | Integrated circuit planarization by mechanical polishing |
-
1990
- 1990-01-18 JP JP2010852A patent/JPH03214625A/ja active Pending
-
1991
- 1991-01-14 US US07/640,499 patent/US5214001A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5214001A (en) | 1993-05-25 |
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