JPS63271979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63271979A JPS63271979A JP62106050A JP10605087A JPS63271979A JP S63271979 A JPS63271979 A JP S63271979A JP 62106050 A JP62106050 A JP 62106050A JP 10605087 A JP10605087 A JP 10605087A JP S63271979 A JPS63271979 A JP S63271979A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Light Receiving Elements (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
カドミウム・テルル(CdTe)の基板に所定パターン
の水銀・カドミウム・テルル(’g+−xcdl Te
)よりなる島状のウェル領域を形成し、該ウェル領域内
にP−N接合を形成してホトダイオードを形成し、前記
島状領域を基板のCdTe結晶で絶縁分離した構造の赤
外線検知素子プレイの製造方法であって、前記島状のウ
ェル領域を形成後、CdTeの選択エツチング液を用い
て基板のCdTe結晶を選択エツチングして島状のHg
+−x Cdx Te結晶のウェル領域を基板より浮き
上がらせ、基板のCdTe結晶とウェル領域の境界位置
に段差を形成して、その後の工程でウェル領域にイオン
注入する際に用いるホトレジスト膜のマスク合わせ工程
を確実に行い得るようにする。
の水銀・カドミウム・テルル(’g+−xcdl Te
)よりなる島状のウェル領域を形成し、該ウェル領域内
にP−N接合を形成してホトダイオードを形成し、前記
島状領域を基板のCdTe結晶で絶縁分離した構造の赤
外線検知素子プレイの製造方法であって、前記島状のウ
ェル領域を形成後、CdTeの選択エツチング液を用い
て基板のCdTe結晶を選択エツチングして島状のHg
+−x Cdx Te結晶のウェル領域を基板より浮き
上がらせ、基板のCdTe結晶とウェル領域の境界位置
に段差を形成して、その後の工程でウェル領域にイオン
注入する際に用いるホトレジスト膜のマスク合わせ工程
を確実に行い得るようにする。
本発明は赤外線検知素子の製造方法に係り、特にCdT
e基板にホトダイードをアレイ状に形成する半導体装置
の製造方法に関する。
e基板にホトダイードをアレイ状に形成する半導体装置
の製造方法に関する。
水銀・カドミウム・テルルよりなる化合物半導体基板に
ホトダイオードをアレイ状に配設した赤外線検知素子ア
レイは益々高密度化、多素子化が要望されている。この
多素子化が進む際、隣接する素子の間に入射したホトン
により発生したキャリアが双方の素子に流れこみ、この
双方の素子に流れこんだキャリアが、双方の素子で検知
した検知信号に影響を及ぼすクロストーク現象が発生す
る。このクロストーク現象を減少させるために、素子間
を電気的に絶縁分離するチャネルストップに該当する機
能を有するものが望まれている。
ホトダイオードをアレイ状に配設した赤外線検知素子ア
レイは益々高密度化、多素子化が要望されている。この
多素子化が進む際、隣接する素子の間に入射したホトン
により発生したキャリアが双方の素子に流れこみ、この
双方の素子に流れこんだキャリアが、双方の素子で検知
した検知信号に影響を及ぼすクロストーク現象が発生す
る。このクロストーク現象を減少させるために、素子間
を電気的に絶縁分離するチャネルストップに該当する機
能を有するものが望まれている。
そのため、CdTeの基板に水銀・カドミウム・テルル
(Hg+−x Ccl+ Te)よりなる結晶を島状に
形成してウェル領域を形成し、このウェル領域に該ウェ
ル領域と逆導電型の不純物原子を導入してP−N接合を
形成してホトダイオードを形成する。そしてこのホトダ
イオードをエネルギーバンドギャップが大きい基板形成
材料、即ちCdTeの結晶で素子分離する構造が採られ
ている。
(Hg+−x Ccl+ Te)よりなる結晶を島状に
形成してウェル領域を形成し、このウェル領域に該ウェ
ル領域と逆導電型の不純物原子を導入してP−N接合を
形成してホトダイオードを形成する。そしてこのホトダ
イオードをエネルギーバンドギャップが大きい基板形成
材料、即ちCdTeの結晶で素子分離する構造が採られ
ている。
〔従来の技術〕
従来、このような赤外線検知素子アレイを形成する場合
、第7図に示すようにCdTe基板1に形成した溝2内
に液相エピタキシャル成長方法等を用いてP型のHg+
−x Cdx Teよりなる結晶を島状にウェル領域3
として形成する。
、第7図に示すようにCdTe基板1に形成した溝2内
に液相エピタキシャル成長方法等を用いてP型のHg+
−x Cdx Teよりなる結晶を島状にウェル領域3
として形成する。
次いで第8図に示すように該基板上に所定パターンのホ
トレジスト膜4を形成し、このホトレジスト膜4をマス
クとして用いてイオン注入法により該ウェル領域3にN
型の不純物となるボロン(B)原子をイオン注入してN
型層5を形成してr’−N接合を形成してホトダイオー
ド6を形成している。
トレジスト膜4を形成し、このホトレジスト膜4をマス
クとして用いてイオン注入法により該ウェル領域3にN
型の不純物となるボロン(B)原子をイオン注入してN
型層5を形成してr’−N接合を形成してホトダイオー
ド6を形成している。
ところでこのホトレジスト膜4を所定のパターンに形成
しようとする場合、ウェル領域3は基板1の表面と同一
平面に形成されているため、この基板上にホトレジスト
膜4を所定のパターンに露光するためのホトマスクの位
置合わせをするための基準が無く、そのためホトマスク
を基板の所定の位置に位置合わせするための位置合わせ
マークを基板に別個に形成する必要があり、作業が煩雑
となる問題がある。
しようとする場合、ウェル領域3は基板1の表面と同一
平面に形成されているため、この基板上にホトレジスト
膜4を所定のパターンに露光するためのホトマスクの位
置合わせをするための基準が無く、そのためホトマスク
を基板の所定の位置に位置合わせするための位置合わせ
マークを基板に別個に形成する必要があり、作業が煩雑
となる問題がある。
本発明は上記した問題点を除去し、ホトレジスト膜に露
光用マスクを位置合わせする際、露光用マスクの基準位
置の位置合わせ箇所が基板上に形成できるような半導体
装置の製造方法の提供を目的とする。
光用マスクを位置合わせする際、露光用マスクの基準位
置の位置合わせ箇所が基板上に形成できるような半導体
装置の製造方法の提供を目的とする。
上記目的を達成するための本発明の半導体装置の製造方
法は、CdTe基板に所定パターンのHg+−8Cdx
Te層を用いてウェル領域を形成後、前記基板をCd
Teの選択エツチング液を用いて予め選択的にエツチン
グして前記ウェル領域を突出させ、基板とウェル領域の
境界に段差を形成する工程を有する。
法は、CdTe基板に所定パターンのHg+−8Cdx
Te層を用いてウェル領域を形成後、前記基板をCd
Teの選択エツチング液を用いて予め選択的にエツチン
グして前記ウェル領域を突出させ、基板とウェル領域の
境界に段差を形成する工程を有する。
CdTe結晶のみ選択的にエツチングし、Hg+−x
Cd*Te結晶はエツチングしないようなエツチング選
択比を有するエツチング液、即ち特願昭57−1910
58号に於いて本出願人が出願したエツチング液にてP
−N接合を形成したHg+−x Cdx Teのウェル
領域を有するCdTe基板をエツチングすると、CdT
e結晶のみが選択的にエツチングされるので、ウェル領
域が基板より突出した状態となる。そのため基板表面に
対してウェル領域の境界に段差が形成されてウェル領域
の位置が鮮明になり、その段差の部分でホトレジスト膜
が突出するようになるので、この突出した部分と突出し
ない部分の境界の位置を位置合わせマークとして用いる
。
Cd*Te結晶はエツチングしないようなエツチング選
択比を有するエツチング液、即ち特願昭57−1910
58号に於いて本出願人が出願したエツチング液にてP
−N接合を形成したHg+−x Cdx Teのウェル
領域を有するCdTe基板をエツチングすると、CdT
e結晶のみが選択的にエツチングされるので、ウェル領
域が基板より突出した状態となる。そのため基板表面に
対してウェル領域の境界に段差が形成されてウェル領域
の位置が鮮明になり、その段差の部分でホトレジスト膜
が突出するようになるので、この突出した部分と突出し
ない部分の境界の位置を位置合わせマークとして用いる
。
以下、図面を用いながら本発明の一実施例につき詳細に
説明する。
説明する。
先ず第1図に示すようにCdTeの基′Fi11上に所
定パターンのホトレジスト12を形成し、該ホトレジス
ト膜12をマスクとして用いてブロム(Brz)とメチ
ルアルコール(C)1.0)1)の混合液よりなるエツ
チング液を用いて所定のパターンの溝13を形成する。
定パターンのホトレジスト12を形成し、該ホトレジス
ト膜12をマスクとして用いてブロム(Brz)とメチ
ルアルコール(C)1.0)1)の混合液よりなるエツ
チング液を用いて所定のパターンの溝13を形成する。
次いで第2図に示すように該基板11上にP型のHgI
−x Cdx Teよりなる結晶J’W14を液相エピ
タキシャル成長方法を用いて形成する。
−x Cdx Teよりなる結晶J’W14を液相エピ
タキシャル成長方法を用いて形成する。
更に第3図に示すようにHgI−x Cdx Teの結
晶層14を研磨して基板11の表面を平坦にし、CdT
eの基板11に島状のHgI−x Cdg Teのウェ
ル領域15を所定のパターンに形成する。
晶層14を研磨して基板11の表面を平坦にし、CdT
eの基板11に島状のHgI−x Cdg Teのウェ
ル領域15を所定のパターンに形成する。
次いで第4図に示すように、該基板11を弗化水素酸(
IP)と硝酸(HN(h)と酢酸(CII*C00H)
と水(H,0)とが重量比で(2〜5) : (3〜5
):6:6の混合比になるように混合したエツチング液
、即ち本出願人が、特願昭57−191058号に於い
て出願したエツチング液&を用いてエツチングする。す
るとこのエツチング液はCdTeを選択的にエツチング
し、Hg1−xCdXTeの結晶はエツチングしなので
第4図に示すようにHgI−x CdXTeのウェル領
域15が島状に突出して形成され、このウェル領域15
と基板11との境界位置で段差が形成される。
IP)と硝酸(HN(h)と酢酸(CII*C00H)
と水(H,0)とが重量比で(2〜5) : (3〜5
):6:6の混合比になるように混合したエツチング液
、即ち本出願人が、特願昭57−191058号に於い
て出願したエツチング液&を用いてエツチングする。す
るとこのエツチング液はCdTeを選択的にエツチング
し、Hg1−xCdXTeの結晶はエツチングしなので
第4図に示すようにHgI−x CdXTeのウェル領
域15が島状に突出して形成され、このウェル領域15
と基板11との境界位置で段差が形成される。
更に第5図に示すようにこの基板上にホトレジスト膜1
6を形成した後、該ホトレジスト膜16を所定のパター
ンに形成する。このホトレジスト膜16のパターン形成
する際、この段差の位置で露光用マスクの基準位置を位
置合わせすると正確にかつ容易にマスク合わせができる
。
6を形成した後、該ホトレジスト膜16を所定のパター
ンに形成する。このホトレジスト膜16のパターン形成
する際、この段差の位置で露光用マスクの基準位置を位
置合わせすると正確にかつ容易にマスク合わせができる
。
次いで第6図に示すように該ホトレジスト膜16をマス
クとしてB原子をイオン注入してN型層17を形成する
。
クとしてB原子をイオン注入してN型層17を形成する
。
このようにすれば、マスクの位置合わせマークが基板上
に形成されているので位置合わせ作業が容易となり、ま
た精度良く半導体素子形成用パターンが得られる。
に形成されているので位置合わせ作業が容易となり、ま
た精度良く半導体素子形成用パターンが得られる。
以上述べたように本発明の半導体装置の製造方法によれ
ば、マスクの位置合わせ場所が容易に形成でき得る効果
がある。
ば、マスクの位置合わせ場所が容易に形成でき得る効果
がある。
第1図より第6図迄は本発明の半導体装置の製造方法の
工程を示す断面図、 第7図より第8図迄は従来の半導体装置の製造方法の工
程を示す断面図である。 図に於いて、 11はCdTe基板、12はホトレジスト膜、13は溝
、14はIIg+−x Cdg Teの結晶、15はウ
ェル領域、16はホトレジスト膜、17はN型層を示す
。 11形収Lネiの 第1図 Hg1−xcd7e層ffi収r#ffl第2図 へ禮誠゛形へ°工看図 第3図 ff1Jメこ1ツ千〉クーエj!(Sグ第4図
工程を示す断面図、 第7図より第8図迄は従来の半導体装置の製造方法の工
程を示す断面図である。 図に於いて、 11はCdTe基板、12はホトレジスト膜、13は溝
、14はIIg+−x Cdg Teの結晶、15はウ
ェル領域、16はホトレジスト膜、17はN型層を示す
。 11形収Lネiの 第1図 Hg1−xcd7e層ffi収r#ffl第2図 へ禮誠゛形へ°工看図 第3図 ff1Jメこ1ツ千〉クーエj!(Sグ第4図
Claims (1)
- 【特許請求の範囲】 カドミウム・テルル基板(11)に所定パターンの水
銀・カドミウム・テルルからなるウェル領域(15)を
形成し、該ウェル領域(15)に該ウェル領域に対して
逆導電型の不純物原子を導入して光電変換素子を形成す
る方法に於いて、 前記ウェル領域(15)を形成後、前記基板(11)を
選択的にエッチングして前記ウェル領域(15)を基板
表面より突出させ、基板(11)を形成するカドミウム
・テルルの結晶とウェル領域(15)を形成する水銀・
カドミウム・テルルの結晶の境界位置に段差を形成する
工程を設けたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62106050A JPH0797654B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62106050A JPH0797654B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63271979A true JPS63271979A (ja) | 1988-11-09 |
JPH0797654B2 JPH0797654B2 (ja) | 1995-10-18 |
Family
ID=14423799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62106050A Expired - Lifetime JPH0797654B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0797654B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11186162A (ja) * | 1997-09-29 | 1999-07-09 | Lsi Logic Corp | アライメント・マーク・コントラストの強調方法 |
JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
US9881874B2 (en) | 2015-12-01 | 2018-01-30 | Toshiba Memory Corporation | Forming method of superposition checking mark, manufacturing method of a semiconductor device and semiconductor device |
-
1987
- 1987-04-28 JP JP62106050A patent/JPH0797654B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11186162A (ja) * | 1997-09-29 | 1999-07-09 | Lsi Logic Corp | アライメント・マーク・コントラストの強調方法 |
JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
JP4598306B2 (ja) * | 2001-05-28 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9881874B2 (en) | 2015-12-01 | 2018-01-30 | Toshiba Memory Corporation | Forming method of superposition checking mark, manufacturing method of a semiconductor device and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH0797654B2 (ja) | 1995-10-18 |
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