JPH0287684A - 集積ｐｉｎ光検出器および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般に、半導体デバイスに関し、更に詳細に
は、半導体集積回路用集積光検出器をこのような集積回
路に使用される方法おにび構造に適合するようにして提
供する手段および方法に関する。

（従来の技術および発明が解決しようとする課題）従来
技術としてハイブリッド手法により集積回路に光学的結
合を提供する技術は知られている、すなわち、光学的に
受信した信号を使用する目的で形成された回路を備えて
いる半導体ダイ上または近傍に載置され、別々に構成さ
れた光学検出器を用い、次いて検出器ダイおよび集積回
路ダイをワイヤ・ホンディング、タブ・ホンディング、
はんだバンプなどにより接続する技術か知られている。

この手法は光学デバイスおよび集積回路をそれらの製造
特性および電気特性に関する限り、個別に最適化するこ
とができるという長所がおる。

しかしなから、極めて小ざな光学デバイスが非常に複雑
かつ高密度の最新の集積回路と組合せて使用するために
必要とされるとき、このハイブリッド手法ではもは−や
満足できない。したがって、電気的に結合され、かつ寸
法の小ざい半導体集積回路と同じ基板上に同時に高性能
光検出器を組立てる手段および方法が必要となる。

したがって、本発明の目的は光検出器を集積回路の一部
として形成する手段および方法を提供することでおる。

本発明の他の目的は両立性のある製造方法および構造を
用いて光検出器を集積回路の一部として形成する手段お
よび方法を提供することである。

本発明の別の目的は両立性のある製造方法および構造を
用いる集積回路の一部としてかつ集積回路、特に高速高
密度バイポーラ集積回路に通常使用され、低電圧で高感
度および高性能な光検出器を形成する手段および方法を
提供することで必る。

半導体材料に関連してここで使用される用語［真性Ｊ　
（ｉｎｔｒｉｎｓｉｃ）とは、電気固有抵抗が約１００
オーム・ｃｍより大きいいずれかの導電型の半導体材料
をいう。

（課題を解決するための手段） 前述および他の目的および利点は、空洞か形成されてい
る主要表面を有する半導体ウェーハが提供される本発明
の方法および構造によって１ｑられる。空洞にはウェー
ハ内に延びる側壁およびつ工−ハ表面から一定距離隔て
た第１導電型の底面かある。誘電体の隔離層（ｌｉｎｅ
ｒ）が空洞の側壁に設けられている。実質的な真性半導
体材料が空洞内で底面に接触して形成されており、その
表面に第１の型とは反対の第２導電型の不純物が添加さ
れている。オーム接点がドープ領域に形成されている。

基板が薄膜エビ層を備えている場合には、空洞は表面エ
ビ層を暑いて基板まで延びていることが望ましい。

空洞底面から核形成した実質的に単結晶の半導体材料を
空洞内に少くとも部分的に充填するのが望ましい。更に
、再充填段階の前に空洞の横方向外側に空洞内に形成し
た半導体材料が核形成しない基板表面を設けるのが望ま
しい。

前述の工程にしたがって構成された集積光検出器は任意
の表面エビ層を有する半導体ウェーハ、表面エビ層を貫
いて基板まで延びる空洞、空洞側壁の誘電体隔離層、空
洞底面から核形成し空洞を実買上埋めている実質的な真
性半導体材料、および真性何科の外面に形成された基板
とは反対導電型のドープ領域から構成されている。オー
ム接点がドープ領域に設けられており、これは下層の真
性月利へ光を導く。

（実施例） 第１図を参照すると、表面エビ層１２を有する半導体ウ
ェーハ１０は保護層１４．１６．１８が形成されている
。図示した例においては、基板１０はＰ型でおり、エビ
層１２はＮ型シリコンであるが、これは集積回路、特に
バイポーラ集積回路には頻繁に使用される配列である。

ただし、他の材料および導電型も使用することができる
。典型的な応用として、エビ層１２の厚ざ１３は約０．
６から２．０マイクロメートルの範囲におり、約０．８
から１．２マイクロメートルが便利であり、約１．０マ
イクロメートルが典型的である。エビ層１２は本発明に
は不可欠ではないが、集積回路には頻繁に使用されるの
で特に重要でおる。集積光検出器を形成する本方法およ
び構造はエビ層１２が存在してもしなくても具合よく動
く。

二酸化ケイ素である層１４は、たとえば、エビ層１２を
熱酸化することにより形成すると都合がよい。

層１４は望ましいが不可欠ではなく、主としてエビ層１
２と層１６．１８との間のバッファ層として意図された
ものでおる。層１４の厚さは約０．０５から０．１マイ
クロメートルが便利でおり、約０．０７マイクロメード
ルが好適でおる。層１４はどんな便宜な技法によっても
準備することができるが、シリコン基板には熱酸化が好
適でおる。これより厚い層または薄い層も使用すること
ができる。このような層を形成する方法は当業者には周
知である。

層１６は窒化ケイ素から構成するのが便利でおるか、エ
ビ層１２および基板１０のエツチングに耐える他のマス
キング材料も使用することができる。層１６の厚さは約
Ｏ２１から０．２マイクロメートルが便利であり、約０
．１５マイクロメートルが典型的であるが、これより厚
い留または薄い層も使用することができるら窒化ケイ素
層を形成する方法は当業者には周知である。

層１８は下層１４．１６を通して開口２０を形成し、エ
ビ層１２および基板１０をエツチングするマスクとして
機能する。層１８はどんな便利なマスキング材料から構
成してもよい。ホトレジストおよび電子ビームレジスト
は当業界には周知の典型的な材料である。酸化物、窒化
物、ガラス、またはそれらの混合物のような硬質マスキ
ング材料も使用することができる。マスク層１８＠形成
し、開口２０を形成する手段および方法は当業者に周知
である。

光検出器の形状および横方向寸法は開口２０の形状およ
び横方向寸法から後に説明する側壁スペーサ（第６図を
参照）の厚さを減じることによって決められる。検出器
を単一モード光ファイバと共に使用しようとする場合に
は、横寸法は約１０マイクロメートルが典型的であり、
多重モード光ファイバと共に使用するときは、横方向寸
法は１００マイクロメートルが典型的でおる。これより
大きい検出器を使用することができるが、消費されるダ
イ面積が大きくなり、高密度の回路には望ましくない。

光入力を検出器区域内に適確に集光して検出器の横方向
外側の光信号損失を無視できるようにすることかできれ
は、もつと小さい検出器を使用することができる。

複数の層１４．１６．１８が望ましいが、これらは不可
欠なものではない。傾斜を有するかまたは均質の、半導
体１０．１２の表面部分２１をエツチングおよび他の工
程に対して保護することができる単一マスキング層も使
用することかできる。このような層を形成する方法は周
知である。ガラス、酸化ケイ素、窒化ケイ素、または酸
窒化ケイ素は適当な単層マスキング材料の例であり、こ
れらに限定されるものではない。後に説明するように、
光検出器を形成する半導体材料の選択エピタキシャル・
デポジション中にマスク層を核形成させないことも望ま
しい。

第２図を参照すると、深さ２５の空洞２４が開口２０の
下の半導体１０．１２の表面部分２２にエツチングされ
る。異方性エツチングが好適である。深さ２５は好適に
は厚さ１３より大きく空洞２４がエビ層１２を貫いて突
出するようにする。これははと／υどの高性能バイポー
ラ集積回路においては、エビ層１２の厚ざ１３は光を効
率良く吸収するに必要な距離より小さいからである。し
たがって、集積光検出器が形成される空洞２４はほとん
どの場合、厚さ１３より大きい深さ２５を有する。深さ
２５は約３から２０マイクロメ−１〜ルの範囲にあるの
か便利でおり、７から１３マイクロメートルが有用で、
約１０マイクロメートルが典型的である。これより深さ
を大きくすることもできる。マスク１８は空洞２４をエ
ツチングした後除去することができる。

層１４は空洞２４の底面２６および側壁２８に、たとえ
ば熱酸化により再構成されるが、他の技法をも利用する
ことができる。この工程は望ましいが不可欠のものでは
ない。

たとえば二酸化ケイ素でおる誘電体図３２は空洞２４の
側壁−ヒに形成されるようにウェーハ仝面に均等に堆積
される。層３２の厚さは便宜上的０，１から０．５マイ
クロメートルで、約０．３マイクロメートルが典型で必
る。ＣＶＤおよびＬＰＣＶＤが当業者に周知の適当なデ
ポジション技法でおるが、他の技法も利用することがで
きる。空洞２４に形成された検出器とエビ層１２どの間
を横方向に誘電的にに分離するのに充分な厚さが側壁２
８の上に残っていれば、これより厚い層または薄い層も
利用することかできる。

次に図３２を当業者に周知の異方性エツチングを利用し
てエツチングし、層３２の部分３／ｌおよび３５を残ず
と共に部分３６を側壁２８に残す（第４図を参照）。

今度は第４図−第５図を参照すると、空洞２４の底面２
６が領域３８にトープされてその導電性を高める。この
例においてはＰ型基板１０に対して接触抵抗が低くなる
よっにＰ　が１〜−プされているが、これは不可欠では
ない。イオン注入は便利な方法でおるか、他の技法も利
用することができる０層１４、１６は底面２６が露出し
ている間表面２１を保訴し続けるので、マスキングエ桿
は不要である。必要なら注入前に薄いスクリーン酸化物
を底面２６の−Ｆに設けて注入損傷を減らすことができ
るが、これは不可欠ではない。使用してあれば、次の工
程に進む前に除去ずべきておる。また、空洞２４に半導
体を充填する前に空洞２４の底面２６を軽くエツチング
して初期の工程段階で生じていることがある構造的損傷
を除去するのか望ましい。湿式エツチングが好適でおる
。

真性半導体領域４０は（選択的に）ドープ領域３８（第
４図を参照）上の空洞２４の内部に形成される。

半導体領域４０として多結晶材料を使用することができ
るが、底面２６上にエピタキシャル成長した単結晶材料
は更に良い結果を与える。領域４０には上表面４２を有
する。半導体形成領域４０は高い電気固有抵抗を有し、
すなわち、約１００オーム・ｃｍより大きく、好適には
約１０００オーム・ｃｍ以上を有していることが重要で
ある。その理由は、はとんどの集積回路においては、特
に高密度で複雑な最新の集積回路においては、電源電圧
および論理電圧はわずか故ボルト、典型的には５ポル１
〜以下だからである。更に、現在の傾向はもつと低い電
圧にさえ向っている。電圧が低くなる程、適当な幅の空
間電荷領域を設【ブるために必要な材料の電気固有抵抗
か高くなる。空間電荷領域が狭すぎると、光の大部分が
空間電荷領域の外側で吸収され、感度が不充分となる。

シリコンでかつ波長が約８３０ナノメートルの光を用い
る場合、光学的吸収の深さは約１０ナノメー１〜ルであ
る。５ボルト電源の場合、真性領域は、はぼ同程度の厚
さの空間電荷領域を設りるためには、約１００オーム・
ｃｍの電気固有抵抗を持っていなければなら／よい。当
業者はここに記した説明に塞ぎ適切な厚さの空間電荷領
域を作るように領域４０における真性材料の電気固有抵
抗および厚さを選定する仕方を理解するであろう。

領１４４０は選択的エピタキシャル・デポジションによ
って、すなわら、半導体材料４０か基板１０の露出した
空洞底面２６上に核形成するか、空洞２４の横方向外側
の表面部分２１上方の他の層上に必る誘電体表面上には
核形成しないような条件のもとで、形成されるのか望ま
しい。選択的エピタキシャル成長のための方法は当業者
に周知であり、たとえば、米国特許第４，４００，４１
１号、第４．３９５．４３３号、および第４，１０１．
３０５号、およびソリッド・ステート・テクノロジー誌
、第２８巻（８）　（１９８５）１４１〜１４８頁のＪ
、　０．８ｏｒ　ｌ　ａｎｄ他による「選択的エピタキ
シャル成長法による最新誘電絶縁法」に記されている。

酸化ケイ素、窒化ケイ素、およびそれらの混合物はエピ
タキシャル・シリコン成長中に核形成しないように配列
することのできる材料の例でおる。

代案として、半導体材料の均等エピタキシャル層を全面
に形成し、空洞２４を充填し、表面２１の層仝而に拡げ
、次にエツチングまたはラップして空洞２４の内部に部
分４０を残す。

第５図〜第６図を参照すると、真性半導体領域４０の上
面４２にドープされ、この例では、表面４２まで延びる
浅いＮ　領域４４が設けられている。イオン注入は適当
なドーピング法でおるが、当業者に周知の他の方法も使
用することができる。領域４４は、接合空間電荷領域の
ための適当な場所が残りの真性材料内に拡がることがで
きるように、比較的浅いこと、すなわち、真性領域４０
の厚さの約１０パーセン１〜未満、好適には約５パーセ
ント未満、便利なのは厚さの約１から２パーセントであ
ることか望ましい。空洞２４内部の構造は光吸収深度と
同程度の厚さの空間電荷領域を有するＰｆＮ光検出器３
８．４０．４４を備えることになる。この＠造は感度が
高く、最新の集積回路と組合わせて使用するには非常に
好適て必る。

たとえば、多結晶半導体（例として、ポリシリコンまた
は他の導体）の導電層４６は表面４２上に形成されてト
ープ領域４４と接触している。層４６は強くドープされ
た、たとえば、Ｎ＋で、かつ比較的薄いことが望ましく
、その結果入射光４７に対してなお実質上透明なＰＩＮ
検出器３８．４０．４４と低抵抗電気接点を得る。Ｉ苫
４６の都合の良い厚さは約０．１５から０．４マイクロ
メートルで、約０．３マイクロメートルが典型的である
。都合の良いシー１〜抵抗（ｓｈｅｅｔ　ｒｅｓｉｓｔ
ａｎｃｅ）は約１０から２０ＯＡ−ム／平方で、約１０
０７１−−ム／平方か典型的である。このような層を形
成する方法は当業者には周知でおる。

代りに、層４Ｂはドープ層４４か形成される前に堆積さ
せることかでき、苦４４は図４６からドーパントを外方
拡散法によって形成される。この手順には領域４４を形
成するための分離ドーピング工程が不要でおるという利
点がある。層４６はドープして堆積し、またはそれ程の
ドーピングを行わないで堆積し、その後イオン注入また
は他の周知の方法でドープすることができる。

層４６は、たとえば、ＰＩＮ検出器３８．４０．４４を
同じ基板上の他のデバイスの入力端子、たとえばＦＥＴ
のゲートまたはバイポーラ・トランジスタのベース、に
相互接続するのに使用される。このようなデバイス、お
よびポリシリコン接点および相互接続層の使用について
は、たとえば、ＰｅｔｅｒＪ、Ｚｄｅｂｃｌ等の米国特
許出願第０７／　００９．３２２号［多結晶電極接点を
有する集積回路構造および方法」に説明されており、こ
れを参考にここに具体化している。

ＰＩＮ検出器３８．４０．４４に入射する光４７は検出
器を導電性にさせ、または電流を発生させ、そのいずれ
かが当業者に周知の手段を用いてバイポーラまたは電界
効果トランジスタまたは他の増幅デバイスの入力に結合
され、所要の出力信号を同じ半導体グイ上の残りの集積
回路に供給して、光入力か、少くとも部分的に、電気出
力をＨｉｌ制御する。

光透明開口５０を有する別の導体４８は導体４６の全面
に施してその直列抵抗を減らすことができる（第６図を
参照）。ドープ半導体、金属間化合物、および金属が適
当ておる。開口５０はＰＩ＼検出器３８、４０．４４に
入る光の通路を遮断しないような寸法にすべきである。

たとえば、ガラス、二酸化シリコン、窒化シリコン、ま
たはそれらの混合物、または有は絶縁物の、パッシベー
ション層５４を層４６、４８上に施して表面の保護およ
び安定化を向上させることができる。層５４は光４７に
対して透明でなければならない。このような導体ｃｌ−
３よび誘電体を施す方法は当業者に周知て必る。

（発明の効果） 本発明の特徴の一つは真性領域４０の厚さをエビ図１２
の厚さとは無関係に別々に調節して検出器３８゜４０、
４４から最適の光電応答を得るようにすることができる
ことである。感度を高くするには電圧を加えて生ずる空
間電荷領域を光を吸収する領域と実質上重ねるのか望ま
しい。空間電荷領域の電界は吸収された光子により生ず
る電子・空孔対を分離する。空間電荷領域が薄ければ、
光のわずかな部分だけがそこに吸収され、電子・空孔対
の大部分は他のどこかに生ずることになって感度が不充
分になる。これは光検出器をエビ層が光を効率良く吸収
するには薄すぎる高性能の集積回路のエビ層内部に作る
場合に生ずる。したがって、集積回路を作り上げる他の
デバイス領域に課される制約とは無関係に、真性領域の
厚さを調整する本発明の方法により提供される結果には
非常に価値が必る。

【図面の簡単な説明】

第１図〜第６図は本発明による製作の異／よる段階にあ
ける半導体ウェーハの一部の簡略概要断面図をホす。 １０・・・半導体ウェーハ、１２・・・表面エビ層、２
０・・・開口、２４・・・空洞、３２・・・誘電体図、
３８、４４・・・ドープ領域、　４０・・・真性半導体
領域、４６・・・導電層、４１・・・入躬光

Claims (1)

1. 【特許請求の範囲】 １、主要表面を有する半導体ウェーハを準備し、該表面
   から半導体ウェーハに貫入し、該表面から一定距離隔て
   た底面および該表面と底面との間に延在する側室を有し
   ており、該底面が第１導電型のものである空洞を形成し
   、 空洞の側壁に誘電体の隔離層を設け、 空洞の底面に接触し、底面から一定距離隔てた表面を有
   している、実質的に真性な半導体領域を形成し、 半導体領域の表面に第１導電型とは反対の第２導電型の
   ドープ領域を形成する、 ことを特徴とする集積ＰＩＮダイオートを形成する方法
   。 ２、ドープ領域を形成する段階はその厚さが実質的な真
   性領域と比較して薄いドープ領域を形成することから成
   る請求項１記載の方法。 ３、半導体ウェーハを準備する段階は、空洞の底面の導
   電型とは反対の導電型のエピタキシャル層を有し、該エ
   ピタキシャル層が該表面から空洞の底面より浅い深さま
   で延びている半導体ウェーハを準備する段階から成る請
   求項１記載の方法。 ４、空洞内に実質的に真性な半導体領域を形成する段階
   の前に、空洞の横方向外側の該表面の部分を実質的に真
   性な半導体領域の堆積に阻止する材料で被覆する段階を
   更に備える請求項１記載の方法。 ５、実質的に真性な半導体領域を形成する段階が堆積を
   阻止する材料の上にではなく空洞の底面上に選択的にエ
   ピタキシャル堆積することにより形成することから成る
   請求項４記載の方法。