JP2560625B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に溝の中に配線等を埋め込んだ半導体
装置およびその製造方法に関する。
造方法に関し、特に溝の中に配線等を埋め込んだ半導体
装置およびその製造方法に関する。
【0002】
【従来の技術】現在、超LSIの多層配線技術に関して
さまざまな問題が顕在化してきている。なかでも配線の
多層化により上層の配線になるほど絶対段差が大きくな
るため、配線形成のリソグラフィ工程における焦点深度
のマージンが狭くなり、微細配線の形成が困難になって
くる。そこで、4層以上の多層配線にはグローバルな完
全平坦化が必要不可欠である。その解決法として絶縁膜
や金属膜を研磨するCMP(Chemical Mec
hanical Polish)法が脚光を浴びてい
る。
さまざまな問題が顕在化してきている。なかでも配線の
多層化により上層の配線になるほど絶対段差が大きくな
るため、配線形成のリソグラフィ工程における焦点深度
のマージンが狭くなり、微細配線の形成が困難になって
くる。そこで、4層以上の多層配線にはグローバルな完
全平坦化が必要不可欠である。その解決法として絶縁膜
や金属膜を研磨するCMP(Chemical Mec
hanical Polish)法が脚光を浴びてい
る。
【0003】CMP法とは、シリカ粒子を含む研磨液
(スラリーと呼ぶ)を流しながら定盤に張り付けた研磨
パッドにウェハーを押し付け、ウェハーに荷重をかけな
がら定盤を回転させて凸部のみを選択的に研磨する方法
である。この技術を用いて、埋め込み配線を形成するプ
ロセスが例えばカーター W カンタ(CarterW
Kaanta)等によりJune 11−12 19
91 VMIC コンファレンス(Conferenc
e)144頁に報告されている。このプロセスを図2を
参照して説明する。
(スラリーと呼ぶ)を流しながら定盤に張り付けた研磨
パッドにウェハーを押し付け、ウェハーに荷重をかけな
がら定盤を回転させて凸部のみを選択的に研磨する方法
である。この技術を用いて、埋め込み配線を形成するプ
ロセスが例えばカーター W カンタ(CarterW
Kaanta)等によりJune 11−12 19
91 VMIC コンファレンス(Conferenc
e)144頁に報告されている。このプロセスを図2を
参照して説明する。
【0004】まず図2(a)に示すように、シリコン等
の半導体基板1上に酸化シリコン膜2を介してAl等か
らなる下層配線3を形成したのち、全面に層間絶縁膜と
して酸化シリコン膜4を形成する。次でリソグラフィ工
程とエッチング工程により配線用の溝5A〜5C及びボ
ンディングパッド用の溝を形成する。
の半導体基板1上に酸化シリコン膜2を介してAl等か
らなる下層配線3を形成したのち、全面に層間絶縁膜と
して酸化シリコン膜4を形成する。次でリソグラフィ工
程とエッチング工程により配線用の溝5A〜5C及びボ
ンディングパッド用の溝を形成する。
【0005】次に図2(b)に示すように、下層配線3
上の溝5Aにスルーホール7を形成する。
上の溝5Aにスルーホール7を形成する。
【0006】次に図2(c)に示すように、Al等の配
線膜をスパッタ法又はCVD法により全面に形成したの
ち、CMP法を用いて配線膜を研磨し、溝5A〜5C内
のみに残して上層配線8A〜8Cや図2(d)に示すボ
ンディングパッド9Aを形成する。
線膜をスパッタ法又はCVD法により全面に形成したの
ち、CMP法を用いて配線膜を研磨し、溝5A〜5C内
のみに残して上層配線8A〜8Cや図2(d)に示すボ
ンディングパッド9Aを形成する。
【0007】
【発明が解決しようとする課題】一般に、基板からの高
さの等しい2つ以上の膜を同時に研磨する場合、研磨レ
ートの違いによって、研磨レートの早い膜で形成されて
いるパターンの中心部の膜厚が薄くなりくぼみが生じる
というディッシング(dishing)現象が発生す
る。特に、絶縁膜と金属膜の研磨レートの差は顕著であ
るため、図2(c)に示した上層配線の中心部でも多少
のくぼみが発生する。しかし、このディッシングの現象
は、図2(d)に示したボンディングパッド9Aのよう
な大面積部で著しく、大きなくぼみ10Aが形成され、
中心部の金属膜がなくなってしまう場合がある。このた
めリード線のボンディング不良が発生し、半導体装置の
信頼性及び歩留りを低下させるという問題点がある。
さの等しい2つ以上の膜を同時に研磨する場合、研磨レ
ートの違いによって、研磨レートの早い膜で形成されて
いるパターンの中心部の膜厚が薄くなりくぼみが生じる
というディッシング(dishing)現象が発生す
る。特に、絶縁膜と金属膜の研磨レートの差は顕著であ
るため、図2(c)に示した上層配線の中心部でも多少
のくぼみが発生する。しかし、このディッシングの現象
は、図2(d)に示したボンディングパッド9Aのよう
な大面積部で著しく、大きなくぼみ10Aが形成され、
中心部の金属膜がなくなってしまう場合がある。このた
めリード線のボンディング不良が発生し、半導体装置の
信頼性及び歩留りを低下させるという問題点がある。
【0008】
【課題を解決するための手段】第1の発明の半導体装置
は、半導体基板上に形成された絶縁膜と、この絶縁膜に
形成された浅い溝と深い溝と、この浅い溝中に形成され
た配線と、前記深い溝中に形成されたボンディングパッ
ドとを含むものである。
は、半導体基板上に形成された絶縁膜と、この絶縁膜に
形成された浅い溝と深い溝と、この浅い溝中に形成され
た配線と、前記深い溝中に形成されたボンディングパッ
ドとを含むものである。
【0009】第2の発明の半導体装置の製造方法は、半
導体基板上に第1層間絶縁膜を介して下層配線を形成す
る工程と、この下層配線を含む全面に第2層間絶縁膜を
形成する工程と、この第2層間絶縁膜をエッチングし上
層配線形成用の第1の溝とボンディングパッド形成用の
第2の溝を形成する工程と、前記第1の溝の所定部をエ
ッチングし前記下層配線に接続するスルーホールを形成
すると同時に前記第2の溝の底面が少くとも前記下層配
線の表面と同一平面になるようにエッチングする工程
と、全面に配線用の金属膜を形成し前記第1及び第2の
溝を埋め込む工程と、この金属膜を研磨して前記第1及
び第2の溝中にのみ残し前記下層配線に接続する上層配
線及びボンディングパッドを形成する工程とを含むもの
である。
導体基板上に第1層間絶縁膜を介して下層配線を形成す
る工程と、この下層配線を含む全面に第2層間絶縁膜を
形成する工程と、この第2層間絶縁膜をエッチングし上
層配線形成用の第1の溝とボンディングパッド形成用の
第2の溝を形成する工程と、前記第1の溝の所定部をエ
ッチングし前記下層配線に接続するスルーホールを形成
すると同時に前記第2の溝の底面が少くとも前記下層配
線の表面と同一平面になるようにエッチングする工程
と、全面に配線用の金属膜を形成し前記第1及び第2の
溝を埋め込む工程と、この金属膜を研磨して前記第1及
び第2の溝中にのみ残し前記下層配線に接続する上層配
線及びボンディングパッドを形成する工程とを含むもの
である。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1(a)〜(d)は、本発明の一実施例
を説明するための工程順に示した半導体チップの断面図
である。
て説明する。図1(a)〜(d)は、本発明の一実施例
を説明するための工程順に示した半導体チップの断面図
である。
【0011】まず図1(a)に示すように、シリコン等
の半導体基板1に素子を構成する拡散層等を形成したの
ち、第1の層間絶縁膜として全面に厚さ約1μmの酸化
シリコン膜2をCVD法により形成する。次でこの上に
厚さ1μmのAl膜を形成したのちパターニングし下層
配線3を形成する。次に第2の層間絶縁膜として厚さ3
μmの酸化シリコン膜4をCVD法により形成したの
ち、CPM法を用いて研磨し表面を平坦にする。
の半導体基板1に素子を構成する拡散層等を形成したの
ち、第1の層間絶縁膜として全面に厚さ約1μmの酸化
シリコン膜2をCVD法により形成する。次でこの上に
厚さ1μmのAl膜を形成したのちパターニングし下層
配線3を形成する。次に第2の層間絶縁膜として厚さ3
μmの酸化シリコン膜4をCVD法により形成したの
ち、CPM法を用いて研磨し表面を平坦にする。
【0012】次に図1(b)に示すように、リソグラフ
ィー及びエッチング工程により酸化シリコン膜4をパタ
ーニングし深さ約1μmの配線形成用の第1の溝5とボ
ンディングパッド形成用の第2の溝6を形成する。
ィー及びエッチング工程により酸化シリコン膜4をパタ
ーニングし深さ約1μmの配線形成用の第1の溝5とボ
ンディングパッド形成用の第2の溝6を形成する。
【0013】次に図1(c)に示すように、再び酸化シ
リコン膜4をパターニングし、第1の溝5と下層配線間
にスルーホール7を形成すると同時に、第2の溝6の底
面部をエッチングし溝を深くする。このエッチングの停
止は、スルーホール形成のエッチングにより下層配線の
材料であるAlがエッチングされて検出された時点、ま
たは検出後規定時間のオーバーエッチングを行った後と
する。従って第2の溝6の底面は、下層配線6の表面と
同一かそれより下にまで深くなる。
リコン膜4をパターニングし、第1の溝5と下層配線間
にスルーホール7を形成すると同時に、第2の溝6の底
面部をエッチングし溝を深くする。このエッチングの停
止は、スルーホール形成のエッチングにより下層配線の
材料であるAlがエッチングされて検出された時点、ま
たは検出後規定時間のオーバーエッチングを行った後と
する。従って第2の溝6の底面は、下層配線6の表面と
同一かそれより下にまで深くなる。
【0014】次に図1(d)に示すように、スパッタ時
に基板1を加熱する高温スパッタ法により全面にAl膜
を形成して第1及び第2の溝5,6を埋める。次でこの
Al膜の表面をCPM法により研磨して溝内にのみ残
し、上層配線8及びボンディングパッド9を形成する。
に基板1を加熱する高温スパッタ法により全面にAl膜
を形成して第1及び第2の溝5,6を埋める。次でこの
Al膜の表面をCPM法により研磨して溝内にのみ残
し、上層配線8及びボンディングパッド9を形成する。
【0015】このように本実施例によれば、上層配線を
形成する第1の溝5に比べ、ボンディングパッド9を形
成する第2の溝6の底面は、スルーホール7の形成と同
一工程でエッチングされて少くとも下層配線3の表面と
同一になるため、この第2の溝にAl膜を埋め込みその
表面を研磨しても、ディッシング現象によるくぼみ10
のためにボンディングパッド9の中心部にAl膜消滅が
生じることはない。
形成する第1の溝5に比べ、ボンディングパッド9を形
成する第2の溝6の底面は、スルーホール7の形成と同
一工程でエッチングされて少くとも下層配線3の表面と
同一になるため、この第2の溝にAl膜を埋め込みその
表面を研磨しても、ディッシング現象によるくぼみ10
のためにボンディングパッド9の中心部にAl膜消滅が
生じることはない。
【0016】例えば上記実施例と同様にして厚さ3μm
の酸化シリコン膜4に、面積100μm×100μm,
深さ2.2μmの溝を形成してAl膜を埋め込み、その
表面を研磨してボンディングパッドを形成した場合、デ
ィッシング現象によるくぼみ10の深さは約1.2μm
であった。すなわち、ボンディングパッドの中心部には
厚さ約1μmのAl膜が残っていることになるため、従
来のようにボンディング不良が発生することはなくな
る。
の酸化シリコン膜4に、面積100μm×100μm,
深さ2.2μmの溝を形成してAl膜を埋め込み、その
表面を研磨してボンディングパッドを形成した場合、デ
ィッシング現象によるくぼみ10の深さは約1.2μm
であった。すなわち、ボンディングパッドの中心部には
厚さ約1μmのAl膜が残っていることになるため、従
来のようにボンディング不良が発生することはなくな
る。
【0017】尚、上記実施例では配線としてAl膜を用
いた場合について説明したが、SiやCuを含むAl系
合金膜やW膜を用いてもよい。
いた場合について説明したが、SiやCuを含むAl系
合金膜やW膜を用いてもよい。
【0018】
【発明の効果】以上説明したように本発明によれば、絶
縁膜に形成された浅い溝中に配線をそして深い溝中にボ
ンディングパッドを形成することにより、ディッシング
現象によるボンディングパッド中心部の金属膜の消滅を
防止できる。このためリード線のボンディング不良がな
くなるため半導体装置の信頼性及び歩留りを向上させる
ことができる。
縁膜に形成された浅い溝中に配線をそして深い溝中にボ
ンディングパッドを形成することにより、ディッシング
現象によるボンディングパッド中心部の金属膜の消滅を
防止できる。このためリード線のボンディング不良がな
くなるため半導体装置の信頼性及び歩留りを向上させる
ことができる。
【図1】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図2】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
1 半導体基板 2 酸化シリコン膜 3 下層配線 4 酸化シリコン膜 5 第1の溝 5A〜5C 配線用の溝 6 第2の溝 7 スルーホール 8,8A〜8C 上層配線 9,9A ボンディングパッド 10,10A くぼみ
Claims (2)
- 【請求項1】 半導体基板上に形成された絶縁膜と、こ
の絶縁膜に形成された浅い溝と深い溝と、この浅い溝中
に形成された配線と、前記深い溝中に形成されたボンデ
ィングパッドとを含むことを特徴とする半導体装置。 - 【請求項2】 半導体基板上に第1層間絶縁膜を介して
下層配線を形成する工程と、この下層配線を含む全面に
第2層間絶縁膜を形成する工程と、この第2層間絶縁膜
をエッチングし上層配線形成用の第1の溝とボンディン
グパッド形成用の第2の溝を形成する工程と、前記第1
の溝の所定部をエッチングし前記下層配線に接続するス
ルーホールを形成すると同時に前記第2の溝の底面が少
くとも前記下層配線の表面と同一平面になるようにエッ
チングする工程と、全面に配線用の金属膜を形成し前記
第1及び第2の溝を埋め込む工程と、この金属膜を研磨
して前記第1及び第2の溝中にのみ残し前記下層配線に
接続する上層配線及びボンディングパッドを形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
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JP5271107A JP2560625B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
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JP5271107A JP2560625B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置およびその製造方法 |
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