JP2560625B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に溝の中に配線等を埋め込んだ半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】現在、超ＬＳＩの多層配線技術に関して
さまざまな問題が顕在化してきている。なかでも配線の
多層化により上層の配線になるほど絶対段差が大きくな
るため、配線形成のリソグラフィ工程における焦点深度
のマージンが狭くなり、微細配線の形成が困難になって
くる。そこで、４層以上の多層配線にはグローバルな完
全平坦化が必要不可欠である。その解決法として絶縁膜
や金属膜を研磨するＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法が脚光を浴びてい
る。
【０００３】ＣＭＰ法とは、シリカ粒子を含む研磨液
（スラリーと呼ぶ）を流しながら定盤に張り付けた研磨
パッドにウェハーを押し付け、ウェハーに荷重をかけな
がら定盤を回転させて凸部のみを選択的に研磨する方法
である。この技術を用いて、埋め込み配線を形成するプ
ロセスが例えばカーター Ｗ カンタ（ＣａｒｔｅｒＷ
Ｋａａｎｔａ）等によりＪｕｎｅ １１−１２ １９
９１ ＶＭＩＣ コンファレンス（Ｃｏｎｆｅｒｅｎｃ
ｅ）１４４頁に報告されている。このプロセスを図２を
参照して説明する。
【０００４】まず図２（ａ）に示すように、シリコン等
の半導体基板１上に酸化シリコン膜２を介してＡｌ等か
らなる下層配線３を形成したのち、全面に層間絶縁膜と
して酸化シリコン膜４を形成する。次でリソグラフィ工
程とエッチング工程により配線用の溝５Ａ〜５Ｃ及びボ
ンディングパッド用の溝を形成する。
【０００５】次に図２（ｂ）に示すように、下層配線３
上の溝５Ａにスルーホール７を形成する。
【０００６】次に図２（ｃ）に示すように、Ａｌ等の配
線膜をスパッタ法又はＣＶＤ法により全面に形成したの
ち、ＣＭＰ法を用いて配線膜を研磨し、溝５Ａ〜５Ｃ内
のみに残して上層配線８Ａ〜８Ｃや図２（ｄ）に示すボ
ンディングパッド９Ａを形成する。
【０００７】
【発明が解決しようとする課題】一般に、基板からの高
さの等しい２つ以上の膜を同時に研磨する場合、研磨レ
ートの違いによって、研磨レートの早い膜で形成されて
いるパターンの中心部の膜厚が薄くなりくぼみが生じる
というディッシング（ｄｉｓｈｉｎｇ）現象が発生す
る。特に、絶縁膜と金属膜の研磨レートの差は顕著であ
るため、図２（ｃ）に示した上層配線の中心部でも多少
のくぼみが発生する。しかし、このディッシングの現象
は、図２（ｄ）に示したボンディングパッド９Ａのよう
な大面積部で著しく、大きなくぼみ１０Ａが形成され、
中心部の金属膜がなくなってしまう場合がある。このた
めリード線のボンディング不良が発生し、半導体装置の
信頼性及び歩留りを低下させるという問題点がある。
【０００８】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に形成された絶縁膜と、この絶縁膜に
形成された浅い溝と深い溝と、この浅い溝中に形成され
た配線と、前記深い溝中に形成されたボンディングパッ
ドとを含むものである。
【０００９】第２の発明の半導体装置の製造方法は、半
導体基板上に第１層間絶縁膜を介して下層配線を形成す
る工程と、この下層配線を含む全面に第２層間絶縁膜を
形成する工程と、この第２層間絶縁膜をエッチングし上
層配線形成用の第１の溝とボンディングパッド形成用の
第２の溝を形成する工程と、前記第１の溝の所定部をエ
ッチングし前記下層配線に接続するスルーホールを形成
すると同時に前記第２の溝の底面が少くとも前記下層配
線の表面と同一平面になるようにエッチングする工程
と、全面に配線用の金属膜を形成し前記第１及び第２の
溝を埋め込む工程と、この金属膜を研磨して前記第１及
び第２の溝中にのみ残し前記下層配線に接続する上層配
線及びボンディングパッドを形成する工程とを含むもの
である。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明の一実施例
を説明するための工程順に示した半導体チップの断面図
である。
【００１１】まず図１（ａ）に示すように、シリコン等
の半導体基板１に素子を構成する拡散層等を形成したの
ち、第１の層間絶縁膜として全面に厚さ約１μｍの酸化
シリコン膜２をＣＶＤ法により形成する。次でこの上に
厚さ１μｍのＡｌ膜を形成したのちパターニングし下層
配線３を形成する。次に第２の層間絶縁膜として厚さ３
μｍの酸化シリコン膜４をＣＶＤ法により形成したの
ち、ＣＰＭ法を用いて研磨し表面を平坦にする。
【００１２】次に図１（ｂ）に示すように、リソグラフ
ィー及びエッチング工程により酸化シリコン膜４をパタ
ーニングし深さ約１μｍの配線形成用の第１の溝５とボ
ンディングパッド形成用の第２の溝６を形成する。
【００１３】次に図１（ｃ）に示すように、再び酸化シ
リコン膜４をパターニングし、第１の溝５と下層配線間
にスルーホール７を形成すると同時に、第２の溝６の底
面部をエッチングし溝を深くする。このエッチングの停
止は、スルーホール形成のエッチングにより下層配線の
材料であるＡｌがエッチングされて検出された時点、ま
たは検出後規定時間のオーバーエッチングを行った後と
する。従って第２の溝６の底面は、下層配線６の表面と
同一かそれより下にまで深くなる。
【００１４】次に図１（ｄ）に示すように、スパッタ時
に基板１を加熱する高温スパッタ法により全面にＡｌ膜
を形成して第１及び第２の溝５，６を埋める。次でこの
Ａｌ膜の表面をＣＰＭ法により研磨して溝内にのみ残
し、上層配線８及びボンディングパッド９を形成する。
【００１５】このように本実施例によれば、上層配線を
形成する第１の溝５に比べ、ボンディングパッド９を形
成する第２の溝６の底面は、スルーホール７の形成と同
一工程でエッチングされて少くとも下層配線３の表面と
同一になるため、この第２の溝にＡｌ膜を埋め込みその
表面を研磨しても、ディッシング現象によるくぼみ１０
のためにボンディングパッド９の中心部にＡｌ膜消滅が
生じることはない。
【００１６】例えば上記実施例と同様にして厚さ３μｍ
の酸化シリコン膜４に、面積１００μｍ×１００μｍ，
深さ２．２μｍの溝を形成してＡｌ膜を埋め込み、その
表面を研磨してボンディングパッドを形成した場合、デ
ィッシング現象によるくぼみ１０の深さは約１．２μｍ
であった。すなわち、ボンディングパッドの中心部には
厚さ約１μｍのＡｌ膜が残っていることになるため、従
来のようにボンディング不良が発生することはなくな
る。
【００１７】尚、上記実施例では配線としてＡｌ膜を用
いた場合について説明したが、ＳｉやＣｕを含むＡｌ系
合金膜やＷ膜を用いてもよい。
【００１８】
【発明の効果】以上説明したように本発明によれば、絶
縁膜に形成された浅い溝中に配線をそして深い溝中にボ
ンディングパッドを形成することにより、ディッシング
現象によるボンディングパッド中心部の金属膜の消滅を
防止できる。このためリード線のボンディング不良がな
くなるため半導体装置の信頼性及び歩留りを向上させる
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜 ３ 下層配線 ４ 酸化シリコン膜 ５ 第１の溝 ５Ａ〜５Ｃ 配線用の溝 ６ 第２の溝 ７ スルーホール ８，８Ａ〜８Ｃ 上層配線 ９，９Ａ ボンディングパッド １０，１０Ａ くぼみ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された絶縁膜と、こ
    の絶縁膜に形成された浅い溝と深い溝と、この浅い溝中
    に形成された配線と、前記深い溝中に形成されたボンデ
    ィングパッドとを含むことを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上に第１層間絶縁膜を介して
    下層配線を形成する工程と、この下層配線を含む全面に
    第２層間絶縁膜を形成する工程と、この第２層間絶縁膜
    をエッチングし上層配線形成用の第１の溝とボンディン
    グパッド形成用の第２の溝を形成する工程と、前記第１
    の溝の所定部をエッチングし前記下層配線に接続するス
    ルーホールを形成すると同時に前記第２の溝の底面が少
    くとも前記下層配線の表面と同一平面になるようにエッ
    チングする工程と、全面に配線用の金属膜を形成し前記
    第１及び第２の溝を埋め込む工程と、この金属膜を研磨
    して前記第１及び第２の溝中にのみ残し前記下層配線に
    接続する上層配線及びボンディングパッドを形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
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