JPH09167768A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09167768A
JPH09167768A JP32677695A JP32677695A JPH09167768A JP H09167768 A JPH09167768 A JP H09167768A JP 32677695 A JP32677695 A JP 32677695A JP 32677695 A JP32677695 A JP 32677695A JP H09167768 A JPH09167768 A JP H09167768A
Authority
JP
Japan
Prior art keywords
polishing
metal
copper
insulating film
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP32677695A
Other languages
English (en)
Other versions
JP3487051B2 (ja
Inventor
Mitsunari Satake
光成 佐竹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP32677695A priority Critical patent/JP3487051B2/ja
Publication of JPH09167768A publication Critical patent/JPH09167768A/ja
Application granted granted Critical
Publication of JP3487051B2 publication Critical patent/JP3487051B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 ディッシングを抑制した埋め込み配線及びプ
ラグの形成方法を提供する。 【解決手段】 絶縁膜10上に、配線として用いる金属
より研磨速度の大きな中間膜11を堆積させた後、中間
膜11を貫通し絶縁膜10の内部に至る溝12又は絶縁
膜10を貫通する穴を形成し、その後金属14を堆積す
る。そして、金属14に化学機械研磨を施すと、絶縁膜
10の上端まで研磨された時点で、溝12又は穴に埋め
込まれた金属の上端15aは絶縁膜10の上端に対し凸
となる。この凸部の金属15aをそのまま研磨するか、
または凸部15aの研磨速度が小さくなる研磨条件で研
磨する。また、中間膜11を研磨している途中に、上記
金属の研磨速度が小さくなる研磨条件に変更し研磨を行
う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路の
製造方法に関し、特に化学機械研磨を用いて、ディッシ
ングを抑制した埋め込み配線及びプラグの形成方法に関
するものである。
【0002】
【従来の技術】近年、埋め込み配線及びプラグを形成す
る方法として、化学機械研磨を用いた手法が広く普及し
ようとしている。この方法は、絶縁膜にドライエッチン
グ等により溝又は穴を形成し、その後、CVDやスパッ
タで密着層(バリヤー層)を堆積し、その上に配線の主
構成材料となる金属を堆積し、その後、絶縁膜に対する
上記の金属の研磨速度の選択比が十分大きい条件で、研
磨粒子、酸化剤等を含むスラリーを用いて化学機械研磨
を施すと、溝又は穴に埋め込まれた上記金属及び密着層
(バリヤー層)以外は研磨除去され、埋め込み配線及び
プラグが形成されるというものである。そして最後に上
記のプラグ上に配線が形成される。
【0003】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、化学機械研磨後、図3(a)のように溝
又は穴に埋め込まれた金属の上端30が絶縁膜31の上
端より下方に位置する現象(ディッシング)が生じる。
上記のデッシングが発生する理由は、まず第1に、プラ
グ30の材料が絶縁膜31よりも研磨されやすくなって
いる点と、第2に図3(b)に示すように、化学機械研
磨の前には溝又は穴の上部にある金属の上端部が絶縁膜
上の金属の上端部より下方に位置するため、絶縁膜31
が露出した時点を研磨の終点として検知する場合、埋め
込まれた金属の上端が研磨されてしまう点に基づくもの
と考えられる。なお、上記のように、プラグ30の材料
が絶縁膜31よりも研磨されやすく設定されているの
は、絶縁膜31を研磨ストッパーとして利用してウエハ
面内における均一な研磨を行なうために、必要なことで
ある。
【0004】また、従来のプラグの形成において、仮に
研磨が絶縁膜31に到達した時点で、溝又は穴に埋め込
まれた金属の上端と絶縁膜の上端が一致していたとして
も、研磨の終点検知をし実際に研磨を終了するまでには
若干のタイムラグが発生するため、過剰研磨を行うこと
になり、結果的にはディッシングが生じてしまう。プラ
グにおいてディッシングが生じると、図3(c)に示す
ように、その後に形成される配線層32に部分的に配線
の高さが低くなる部分33が発生し、その部分の配線抵
抗が増大し信頼性が低下する。またプラグにおいてディ
ッシングが生じると、上層配線のカバレッジが悪くなり
やはり信頼性が低下するという問題点が生じる。
【0005】そこで、本発明は、上記ディッシングの問
題が、研磨が絶縁膜に到達した時点において、溝又は穴
に埋め込まれた金属の上端が絶縁膜の上端に対し一致あ
るいは下方に位置しているために生じているという点に
新たに着目して、研磨が絶縁膜に到達した時点におい
て、溝又は穴に埋め込まれた金属の上部が絶縁膜の上端
に対し凸になるようにすればよいという点に基づいて得
られたものである。
【0006】したがって本発明は上記問題点に鑑み、そ
の目的は、化学機械研磨を用いて埋め込み配線を形成す
る際、ディッシングの抑制を提供することにある。
【0007】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置の製造方法は、溝又は穴の上
部以外の部分において、絶縁膜と金属の間に、密着層
(バリヤー層)以外に上記金属より研磨速度の大きな中
間膜をはさむことを特徴とする。すなわち、上記絶縁膜
上に上記金属より研磨速度の大きな中間膜を堆積し、そ
の後中間膜を貫通し絶縁膜の内部まで到達する溝又は絶
縁膜を貫通する穴を形成し、密着層やバリヤー層及び上
記金属を全面に堆積させ、化学機械研磨を施すという構
成を備えたものである。
【0008】本発明は上記した構成によって、金属と中
間膜の研磨速度の違いにより、研磨が絶縁膜まで到達し
た時点において溝又は穴に埋め込まれた上記金属の上端
は絶縁膜に対し凸になる。この溝又は穴に埋め込まれた
上記金属の凸部を研磨除去することにより、ディッシン
グの抑制された埋め込み配線を形成することが可能とな
る。上記溝及び穴に埋め込まれた上記金属の凸部の研磨
は、それまでの研磨条件を用いて行ってもよいが、より
確実にディッシングを抑制する、すなわち過剰研磨を抑
制するためには、上記金属の凸部の研磨速度が小さくな
るような研磨条件を用いた方がよい。また、研磨が絶縁
膜に到達する前、すなわち中間膜を研磨している途中に
て、上記金属の研磨速度が小さくなるように研磨条件を
変更すれば、さらにより確実にディッシングを抑制する
ことができる。
【0009】
【発明の実施の形態】以下本発明のディッシングを抑制
した埋め込み配線の形成方法の一発明の実施の形態につ
いて、図面を参照しながら説明する。なお、本発明の実
施の形態においては、配線材料として銅を用いた場合に
ついて説明する。
【0010】図1(a)〜(e)は、金属としてプラグ
の材料である銅や銅合金よりも研磨速度の大きな中間膜
として例えばアルミニウムを用いた場合の銅の埋め込み
配線形成方法を模式的に示したものである。上記の中間
層に用いる金属は、さらに例えばアルミニウムー銅のよ
うな銅を含む金属アルミニウム合金でもよく、また銅が
含まれていなくても配線やプラグとして用いられるもの
なら何でもよい。
【0011】そこで、以下では本発明の工程について詳
細に説明する。まず図1(a)のように、絶縁膜10上
に、中間層としてのアルミニウム膜11をスパッタによ
り堆積する。その後、通常のホトリソグラフィー技術を
用いてホトレジストのパターンを形成した後、ホトレジ
ストをマスクにしてドライエッチングを施して、図1
(b)のようにアルミニウム膜11を貫通し絶縁膜10
に至る開口部である溝12を形成する。この時、アルミ
ニウムの膜厚は大きければ大きいほどディッシングの防
止には効果的であるが、溝12を形成する際、アスペク
ト比が大きいと、銅が溝内に十分埋め込むことができな
いという問題が生じるため、その相関で決定される。こ
れにより、例えばアルミニウムの膜厚は0.2μm、溝
の幅は1μm、絶縁膜における溝の深さは0.5μmを
用いる。
【0012】この後、例えば窒化チタン/チタンからな
る密着層(バリヤー層:銅の酸化を防止する)13を1
00nm程度堆積する。次に図1(c)のように配線金
属(後にプラグとなる)である銅14をCVDあるいは
スパッタで堆積し、化学機械研磨を施す。上記の化学機
械研磨に用いられるスラリーは、アルミナやシリカなど
の研磨粒子、過酸化水素などの酸化剤などが含まれてお
り、銅よりアルミニウムの方が研磨速度が大きいスラリ
ーを用いる。上記スラリーを用いて銅の膜14に化学機
械研磨を施すと、最初は溝上部の銅が凹部になっている
が、中間膜のアルミニウム11に研磨が進むと、銅より
アルミニウムの方が研磨速度が大きいため、図1(d)
のように、研磨が絶縁膜10に到達した時点で溝内に埋
め込まれた銅の上端15aは絶縁膜上端に対し凸とな
る。ここで、絶縁膜に研磨が到達したときを検知する手
段は、一般的に用いられているものを使用することがで
き、例えば、絶縁膜が露出することに基づくキャリアの
回転トルクの減少により検知すればよい。
【0013】次に図1(d)に示された状態で全面に配
線金属を堆積させて、さらにパターニングを行なえば、
配線金属の高さが均一となり、図3(c)における配線
抵抗が高い部分33が形成されるのを防止することがで
きる。また、埋め込まれた銅の凸部15aが存在した状
態で全面に配線金属を堆積すると、堆積された金属と埋
め込まれた銅との接触面積が面一の場合と比較して広く
なるため、接触抵抗を低く抑えることが可能となる。
【0014】一方、図1(d)に示される銅が凸形状を
有している状態に対して、さらに絶縁膜が露出した時点
において溝に埋め込まれた銅の凸部15aをそのまま短
時間で研磨除去(オーバー研磨)すると、図1(e)の
ように、プラグの上面が絶縁膜の上面と面一になってい
るものを形成することも可能である。
【0015】上記銅の凸部15aを化学機械研磨で除去
する際、化学機械研磨の条件を絶縁膜まで研磨したとき
と同条件で研磨除去してもよいが、銅の凸部15aは短
時間で研磨除去されてしまうため時間制御がポイントと
なる。それは、銅の凸部15aに局所的に大きな圧力が
かかり、銅の凸部15aにおいて研磨速度が大きくなる
ためである。そのため、銅の凸部15aを過剰研磨をし
ないで研磨除去するためには、銅の凸部15aにおける
研磨速度を小さくすればよい。
【0016】その方法としては、研磨が絶縁膜に到達し
た時点でウェハにかける加重を例えば7psi(1ps
i=0.072kg/cm2)から3psiに小さくし
たり、スラリー中の例えば過酸化水素のような酸化剤の
濃度を増加させ銅より硬度の大きい酸化銅を銅の凸部1
5aに厚く形成させたり、またスラリー中の銅を溶解す
る例えばグリシンのような成分の濃度を減少させたりす
る方法が挙げられる。もちろんこれらを組み合わせれば
効果はさらに大きくなる。
【0017】また、研磨が絶縁膜に到達した時点で上記
のように研磨速度を減少させるのではなく、研磨が絶縁
膜に到達する前、すなわちアルミニウムなどの中間膜を
研磨している途中に、銅の研磨速度を減少させる方法も
ある。銅の研磨速度を減少させるには、上記に示したよ
うな手段を用いる。研磨がアルミニウム中間膜に到達し
ていることは、例えば上記に示したように、ウェハを保
持するキャリアの回転トルクの減少より判断すればよ
い。この方法を用いれば、溝においてよりディッシング
を抑制することができることは明らかである。また、上
記のように研磨を行なえば、絶縁膜の必要以上の研磨を
極力抑制することができ、そうすれば、絶縁膜表面にマ
イクロスクラッチ(絶縁膜表面に生じる微小な穴)が生
じるのを防止することができる。従って、後の洗浄工程
におけるマイクロスクラッチへのアルミナの堆積等を防
止することが可能となる。
【0018】さらに上記銅の凸部15aを化学機械研磨
で除去する際、溝幅が小さいほど局所的に凸部にかかる
圧力が大きくなるため研磨速度は大きくなる。このこと
から溝幅により銅の埋め込み配線の高さにばらつきが生
じる。この問題を解決するために、図2(a)のように
幅の小さい溝を密、幅の大きい溝を疎に配置すれば、幅
の小さい溝に埋め込まれた銅の凸部21aにかかる圧力
と、幅の大きい溝に埋め込まれた銅の凸部21bにかか
る圧力が均等になり、研磨速度も一致し、ウェハ内のど
の埋め込み配線においてもディッシングを抑制すること
ができる。
【0019】なお、本発明の実施の形態においては、配
線を形成する場合として、溝内に銅を埋め込む場合につ
いて説明したが、本発明は、必ずしも溝のような形状の
部分にしか適用できないのではなく、例えばコンタクト
ホール等にも応用することが可能であり、開口部を有す
る半導体装置に応用できるものである。
【0020】また、本発明は埋め込まれるプラグの材料
として本発明の実施の形態において挙げた銅または銅合
金にしか応用できないものではなく、アルミ、アルミ合
金、タングステンまたはタングステン合金にも応用する
ことが可能である。そして、上記の材料のうち、プラグ
の材料として銅、銅合金、タングステンまたはタングス
テン合金を用いた場合、中間層としてアルミ、またはア
ルミ合金を用いることが可能である。
【0021】
【発明の効果】以上のように本発明は、溝又は穴の上部
以外において、絶縁膜と金属の間に、密着層(バリヤー
層)以外に前記金属より研磨速度の大きな膜を設けるこ
とにより、ディッシングを抑制した埋め込み配線及びプ
ラグを形成することができる。
【図面の簡単な説明】
【図1】本発明の発明の実施の形態における銅埋め込み
配線の形成工程断面図
【図2】本発明の発明の実施の形態における埋め込み配
線の断面図
【図3】従来における化学機械研磨を用いた埋め込み配
線形成工程断面図
【符号の説明】
10 絶縁膜 11 アルミニウム 12 溝 13 密着層 14 銅 15a 溝に埋め込まれた銅の凸部 15b プラグ 20 絶縁膜 21a プラグ 21b プラグ 22 密着層(バリヤー層) 30 プラグ 31 絶縁膜 32 配線層 33 配線層の抵抗の高い部分

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】基板上に絶縁膜を形成する工程と、前記絶
    縁膜上に中間膜を形成する工程と、少なくとも前記絶縁
    膜に達する開口部を形成する工程と、前記開口部の形成
    された前記基板全面に導電層を形成する工程と、前記導
    電層に対して前記絶縁膜が露出するまで化学機械研磨を
    行う工程とを有する半導体装置の製造方法であって、前
    記化学機械研磨を行なう際に用いる研磨剤に対する前記
    中間層の研磨速度が前記研磨剤に対する前記導電層の研
    磨速度よりも大きいことを特徴とする半導体装置の製造
    方法。
  2. 【請求項2】導電層が銅、銅合金、アルミ、アルミ合
    金、タングステンまたはタングステン合金であることを
    特徴とする請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】導電層が銅、銅合金、タングステンまたは
    タングステン合金であり、中間層がアルミまたはアルミ
    合金であることを特徴とする請求項1に記載の半導体装
    置の製造方法。
JP32677695A 1995-12-15 1995-12-15 半導体装置の製造方法 Expired - Fee Related JP3487051B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32677695A JP3487051B2 (ja) 1995-12-15 1995-12-15 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32677695A JP3487051B2 (ja) 1995-12-15 1995-12-15 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09167768A true JPH09167768A (ja) 1997-06-24
JP3487051B2 JP3487051B2 (ja) 2004-01-13

Family

ID=18191579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32677695A Expired - Fee Related JP3487051B2 (ja) 1995-12-15 1995-12-15 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3487051B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786275A (en) * 1996-06-04 1998-07-28 Nec Corporation Process of fabricating wiring structure having metal plug twice polished under different conditions
EP0939437A2 (en) * 1998-02-27 1999-09-01 Nec Corporation Planarization of wiring layers
US6274485B1 (en) * 1999-10-25 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce dishing in metal chemical-mechanical polishing
US6309961B1 (en) 1998-11-04 2001-10-30 Nec Corporation Method of forming damascene wiring in a semiconductor device
US6326299B1 (en) 1998-11-09 2001-12-04 Hitachi, Ltd. Method for manufacturing a semiconductor device
DE10057463A1 (de) * 2000-11-20 2002-05-29 Promos Technologies Inc Herstellungsverfahren für eine Metallleitung
US6403468B1 (en) 1998-08-20 2002-06-11 Nec Corporation Method for forming embedded metal wiring
JP2016025322A (ja) * 2014-07-24 2016-02-08 富士通セミコンダクター株式会社 半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786275A (en) * 1996-06-04 1998-07-28 Nec Corporation Process of fabricating wiring structure having metal plug twice polished under different conditions
EP0939437A2 (en) * 1998-02-27 1999-09-01 Nec Corporation Planarization of wiring layers
EP0939437A3 (en) * 1998-02-27 2003-03-05 Nec Corporation Planarization of wiring layers
US6403468B1 (en) 1998-08-20 2002-06-11 Nec Corporation Method for forming embedded metal wiring
US6309961B1 (en) 1998-11-04 2001-10-30 Nec Corporation Method of forming damascene wiring in a semiconductor device
US6326299B1 (en) 1998-11-09 2001-12-04 Hitachi, Ltd. Method for manufacturing a semiconductor device
US6638854B2 (en) 1998-11-09 2003-10-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US6274485B1 (en) * 1999-10-25 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce dishing in metal chemical-mechanical polishing
DE10057463A1 (de) * 2000-11-20 2002-05-29 Promos Technologies Inc Herstellungsverfahren für eine Metallleitung
JP2016025322A (ja) * 2014-07-24 2016-02-08 富士通セミコンダクター株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP3487051B2 (ja) 2004-01-13

Similar Documents

Publication Publication Date Title
US5854140A (en) Method of making an aluminum contact
US6071809A (en) Methods for forming high-performing dual-damascene interconnect structures
US6114243A (en) Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
US6251786B1 (en) Method to create a copper dual damascene structure with less dishing and erosion
US7208404B2 (en) Method to reduce Rs pattern dependence effect
JP3160545B2 (ja) 埋め込み配線の形成方法
US6017803A (en) Method to prevent dishing in chemical mechanical polishing
WO2000019524A9 (en) Ic interconnect structures and methods for making same
JP2004534377A (ja) 集積回路を平坦化するための粘性保護オーバレイ層
JP3469771B2 (ja) 半導体装置およびその製造方法
JP3904578B2 (ja) 半導体装置の製造方法
KR20010050830A (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2004509467A (ja) 超低誘電率誘電体と金属の組み合わせ
JP2005500687A (ja) 平面化法と電解研磨との組み合わせを使用する半導体構造物の形成
JP2000323479A (ja) 半導体装置およびその製造方法
KR100390204B1 (ko) 연마방법 및 연마액
JP3206578B2 (ja) 多層配線構造をもつ半導体装置の製造方法
JP3487051B2 (ja) 半導体装置の製造方法
US6503828B1 (en) Process for selective polishing of metal-filled trenches of integrated circuit structures
JP4076131B2 (ja) 半導体装置の製造方法
US20020142582A1 (en) Method for forming copper lines for semiconductor devices
JP2002299343A (ja) 半導体装置の製造方法
JP2004165434A (ja) 半導体装置の製造方法
US20030124861A1 (en) Method for manufacturing metal line contact plug semiconductor device
US20020180052A1 (en) Polish or etch stop layer

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 4

Free format text: PAYMENT UNTIL: 20071031

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20081031

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091031

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091031

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101031

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees