KR20010050830A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

캡막을 형성하는 방법에 있어서, (캡막의 연마 속도)/(절연막의 연마 속도)=R1이 되는 선택비로 폴리시를 행하는 제1 폴리시 단계와, (캡막의 연마 속도)/(절연막의 연마 속도)=R2가 되는 선택비로 폴리시를 행하는 제2 폴리시 단계를 포함하고, R1〉R2가 되는 슬러리를 이용하여 각각의 폴리시를 행한다. 이와 같이, 선택비가 다른 폴리시를 행함으로써 캡막의 디싱이나 캡막의 리세스부 측벽 잔류에 의한 문제를 회피한 캡막을 형성하고, 그에 따라 RC 특성이 우수한 반도체 장치를 제공한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상감 구조 및 상감 구조를 형성할 때의 CMP 프로세스에 관한 것으로, 특히 Cu 배선 상면의 배리어막의 구조 및 배리어막의 구조를 형성할 때의 CMP 프로세스에 관한 것이고, 배선간 용량의 저감, 내산화성, Cu 확산에 대한 배리어성의 확보, 배선 저항의 증대 억제에 관한 것이다.
최근의 반도체 장치에는 미세화 외의 관점에 의해 상감 배선(플러그를 포함한다) 구조가 이용되고 있다. 멀티 레벨의 상감 배선 구조에서는 홈에 매립된 금속의 확산 방지나 산화 방지, 에칭 스토퍼로서의 사용 혹은 접촉 저항의 저감 등을 목적으로 하여, 배선 상면에 배선 재료와는 다른 캡막을 설치하는 것이 필요하다. 이 캡막은 박막인 것이 중요하다. 그 이유 중 하나는 배선 성능(혹은 플러그 성능)을 저화시키지 않는 것이다. 구체적으로는, RC 지연을 최소로 하기 위해서이다. 또 다른 이유는 어스펙트비가 높은 배선(혹은 플러그), 즉 두꺼운 막의 형성은 프로세스 상 곤란하기 때문이다.
이하, 상감 구조를 배선을 예로 설명한다. 종래 기술에서는 절연막에 배선용 홈을 형성하고, 이어서 배선용 홈 내에 배선 재료를 매립하여 배선을 형성한다. 그 후, 형성해야 할 캡막의 두께에 상당하는 두께만큼 배선에 리세스 에칭을 실시하여 배선 상면에 리세스를 형성한다. 이어서, 캡막 재료를 반도체 기판 전면에 피착한다. 그리고, 필드 상의 캡막을 CMP(chemical mechanical polishing)에 의해 제거함으로써, 배선용 홈 내에만 캡막을 남긴다. 이와 같이 하여 배선용 홈 내에 캡막을 매립하여 형성한다.
그리고, 이 방법에 따르면 배선 상의 캡막에 CMP에 의한 디싱이 생기게 되며, 캡막의 두께에 대한 제어성이 낮다. 예를 들면, 배선폭을 5㎛로 한 경우, 막 두께 40㎚의 캡막을 형성하려고 해도, 실제로는 도 1에 도시한 바와 같이 캡막의 막 두께는 15㎚로 소망치의 반 이하가 되게 된다. 배선 폭이 5㎛보다 큰 영역에서는 형성되는 캡막의 막 두께가 더 박막이 되게 된다. 즉, 캡막의 막 두께의 배선폭 의존성이 커지며, 프로세스 제어성이 낮고 원하는 막 두께를 넓은 배선폭에서 얻지 못한다.
그래서, 또 다른 종래 기술에서는 캡막 두께를 일정하게 한 경우 배선의 리세스량을 크게 하여 원하는 두께의 캡막을 형성하고 있다. 그러나, 이 방법에서는 필드 상의 캡막을 CMP에 의해 제거한 후의 반도체 기판 표면의 기복이 크고 또한 리세스부의 측벽에 캡막이 잔존함으로써 이하의 문제가 발생한다. 예를 들면, 상감 배선과, 이 위에 형성되는 비아홀 간에 오정렬이 발생하게 되어, 그에 따라 비아홀 내에 형성되는 컨택트 재료의 매립 불량이나 컨택트 저항의 상승의 원인이 된다. 또한, 캡막이 도전성인 경우, 리세스부 측벽 상의 잔존 캡막분만큼 캐패시터로서의 전극 면적이 커지기 때문에 배선간 용량이 커지며 그 때문에 배선의 RC 지연을 증대시키게 된다.
이와 같이, 종래의 상감 구조를 형성하기 위한 CMP 프로세스 및 그 구조에서는 상기한 제1 종래예에서의 캡막의 디싱과 제2 종래예에서의 캡막의 리세스부 측벽 잔류에 의한 문제가 있어서 특성 향상에 방해가 되고 있었다. 본 발명의 목적은 상기 문제점을 회피하는 캡막을 형성함으로써 RC 특성이 우수한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
또한, 종래 Cu 배선의 상 표면에 형성되는 Cu 확산에 대한 배리어막으로서는 예를 들면 TaN막 혹은 TiN막을 이용하는 것이 제안되고 있다. 이 구조를 실현하기 위해서는 절연층의 홈 내부에 형성된 Cu 배선의 상부 부분을 제거하여 절연막 상면보다 후퇴시키고, 이어서 반도체 기판 전면에 배리어막을 형성하고, 그 후 절연층의 필드 상의 배리어막을 화학적 기계적 연마(CMP) 처리에 의해 제거한다. 그리고, Cu막 상부의 배리어막은 Cu막 표면의 상태의 영향을 받기 쉽고 Cu막 표면의 파티클이나 거칠음에 기인하는 요철부나 절연막과 배선과의 단차부에서 배리어성이 저하한다. 또한 배리어층 형성 시의 CMP 공정 시의 디싱이나 엣지부의 손상에 의해, 형성되는 배리어층에 결함이 형성되는 경우가 있다. 결함이 형성되어도 충분한 배리어성을 확보하기 위해서는 배리어층의 막 두께를 크게 해야만 한다. 그런데 또한, CMP의 연마 속도는 웨이퍼면 내에서 변동이 있다. 이 때문에, 형성하는 배리어막 두께는 높은 배리어성을 확보하는 막 두께 외에 이 변동을 보상하기 위한 마진을 취해야만 한다. 이러한 배리어막 두께의 증대는 배선용 홈 내에서의 배선의 두께를 감소시키기 때문에, 실효 배선 저항(배선홈부의 체적에 대한 배선 저항)이 증대하게 된다. 배선 저항을 낮게 하기 위해서 홈을 깊게 하는 것도 고려되지만, 그 경우 어스펙트비가 커짐으로써 홈 가공이나 Cu 매립의 각 공정의 부담이 커질 뿐만아니라, 배선부 서로의 대향면 면적의 증대에 의해 배선간 용량이 증가하게 된다.
따라서, 본 발명은 또한 상기 문제점을 회피하는 구조의 배리어막을 제공하는 것으로, 배선간 용량을 증가시키지 않고, 층간 절연막으로의 Cu의 확산을 억제하는 것을 목적으로 한다.
도 1은 캡막의 완성 막 두께의 배선폭 의존성(종래예와 본 발명의 비교).
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정에서의 구조 단면도.
도 3a와 3b는 도 2d에 계속하는 제조 공정에서의 구조 단면도.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 인용되는 에칭 속도와 선택성의 특성도.
도 5a 내지 도 5c는 본 발명의 실시예 2에 따른 반도체 장치의 제조 공정에서의 구조 단면도.
도 6a 내지 6c는 도 5c에 계속하는 제조 공정에서의 구조 단면도.
도 7a와 7b는 도 6c에 계속하는 제조 공정에서의 구조 단면도.
도 8a 내지 도 8d는 본 발명의 실시예 3에 따른 반도체 장치의 제조 공정에서의 구조 단면도.
도 9a와 도 9b는 도 8d에 계속하는 제조 공정에서의 구조 단면도.
도 10a 내지 도 10c는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 공정에서의 구조 단면도.
도 11a 내지 11c는 본 발명의 제4 실시 형태에 따른 후속의 반도체 장치의 제조 공정에서의 구조 단면도.
도 12a 내지 도 12c는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 공정에서의 구조 단면도.
도 13a와 도 13b는 본 발명의 제5 실시 형태에 따른 후속의 반도체 장치의 제조 공정에서의 구조 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100: 반도체 기판
101: 절연막
102: TaN막
103: Cu막
104: TaN막
본 발명(청구항 1)에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 절연막을 형성하는 공정과, 이 절연막에 홈을 형성하는 공정과, 이 홈 내에 배선 재료를 매립하여 형성하는 공정과, 이 매립하여 형성된 배선 재료를 리세스 에칭하는 공정과, 이 리세스 에칭된 배선 재료 상에 캡막을 피착하는 공정과, (상기 캡막의 연마 속도)/(상기 절연막의 연마 속도)=R1이 되는 선택비로 폴리시를 행하는 제1 폴리시 단계와, (상기 캡막의 연마 속도)/(상기 절연막의 연마 속도)=R2가 되는 선택비로 폴리시를 행하는 제2 폴리시 단계를 포함하고, 상기 제1 폴리시 단계와 제2 폴리시 단계는 R1〉R2가 되는 슬러리를 이용하여 각각의 폴리시를 행하는 것을 특징으로 한다.
본 발명에 따르면, 상감 배선 상에 디싱의 발생을 극력 억제한 상태에서 캡막을 형성하는 것이 가능해진다.
또한, 배선 재료를 리세스 에칭하는 공정에서의 리세스량은 상기 캡막의 피착막 두께보다도 커지는 것이 바람직하다. 리세스량〉캡막의 피착막 두께로 함으로써, 제1 폴리시 단계에서 캡막의 디싱의 발생을 극력 억제하는 것이 가능해진다.
본 발명은 또한 절연막 중에 형성된 매립 Cu 배선 구조에서 Cu 배선부의 상 표면에 중간층을 통하여 Al 또는 Al 합금층이 적층된 구조를 포함하는 것을 특징으로 한다.
이와 같이, Cu 배선 상부의 중간층을 통하여 Al 또는 Al 합금층이 적층된 구조를 취함으로써, Cu가 누설되었다고 해도, Al층 중에 고체 용융함으로써 확산이 억제된다. 또한, Al은 비저항이 낮으므로 마진 확보 등을 위해서 Al층을 두껍게 한 경우에서도 배선 상부 배리어층에 기인한 실효 저항의 상승을 최소한으로 억제할 수 있다.
상기 중간층은 Ti, Zr, V, W, Ta, Nb, Cr, Sn, Co, Ru 중에서부터 선택되는 적어도 하나의 원소를 함유하는 것이 바람직하다.
이들의 재료는 Al이 Cu 배선 중에 확산하여 배선 저항을 상승시키는 것을 방지하는 기능을 나타낸다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
본 발명의 제1 실시예는 Cu 상감 배선의 상면에 TaN으로 이루어지는 캡막을 형성하는 방법에 관한 것이다. 캡막은 Cu 배선의 확산 방지, Cu 배선의 산화 방지, 접속 구멍을 열 때의 Cu 배선의 보호 및 Cu 배선의 접촉 저항 저감을 목적으로 한다.
우선, 도 2a에 도시한 바와 같이 반도체 기판(100) 상에 예를 들면 SiO2절연막(101)을 형성한다. 다음에, 리소그래피 및 에칭법에 의해 절연막(101)에 깊이 400㎚의 배선용 홈을 형성한다. 다음에, 반도체 기판(100) 전면에 스퍼터링법에 의해 TaN막(102)을 20㎚ 피착하고, 이어서 스퍼터링법에 의해 Cu막(103)을 800㎚ 피착한다. 여기서, TaN은 Cu의 저면 및 측면을 둘러싸는 확산 방지층으로서 필요한 것이다.
다음에, 도 2b에 도시한 바와 같이, Cu막(103)의 불필요한 부분, 즉 필드 상 이외의 Cu막(103)을 CMP에 의해 제거하여 배선용 홈 내, 즉 배선부에만 Cu막(103)을 남긴다. 이 CMP는 예를 들면, 과황산 암모니아, 퀴날딘(quinaldine)산을 포함하는 알루미나계 슬러리를 이용하여, PH8, TR/TT (톱링/턴테이블의 회전비) : 60/100, Pad : IC1000(표층)/Suba400(기초)의 조건으로, 120초 동안 행한다. 이 단계에서는 TaN막(102)은 제거하지 않고 필드 상에 남기고 있지만, TaN막(102)의 이 단계에서의 CMP 혹은 Cu막(103)의 다음의 리세스 공정에 의해서 절연막(101)이 손상을 받지 않는 경우에는 TaN막(102)을 이 단계에서 CMP에 의해 제거하여도 프로세스 상에 문제는 없다.
다음에, 도 2c에 도시한 바와 같이, 배선부의 Cu막(103)을 100㎚ 정도의 두께로 리세스한다. 이 리세스는 예를 들면, 염소계 가스를 이용하여 RIE 등의 드라이 에칭에 의해 행하거나 에칭액으로서의 과황산 암모니아와 입계 에칭 억제의 인히비터로서의 퀴날딘산과의 혼합액을 이용한 웨트 에칭에 의해 행한다.
다음에, 도 2d에 도시한 바와 같이 반도체 기판(100) 전면에, TaN막(104)을 20㎚ 피착한다.
본 실시예에서는 다음에, 도 3a에 도시한 바와 같이, 제1 폴리시 단계에서 필드 상의 TaN막(104), TaN막(102)을 제거하고, 배선용 홈 내, 즉 배선부에만 TaN막(104), TaN1막(102)을 남겨서 Cu막(103) 상의 캡막으로 한다. 이어서 도 3b에 도시한 바와 같이, 제2 폴리시 단계에서 TaN막(104)의 상 표면에 이르기까지 절연막(101), TaN막(102)을 깎는다.
도 3a에서의 제1 폴리시 단계에서는 쇼트 회로에 의한 수율의 저하를 피하기 위해서 필드 상의 TaN막(102)을 확실하게 제거할 필요가 있다. 그렇게 하기 위해서 TaN의 연마 속도가 높은 편이 바람직하다. 한편, Cu막(103) 상의 TaN막(102)의 손상을 극력 억제하기 위해서는 절연막(101)이 확실히 남고, 절연막(101)과 Cu막(103) 상의 TaN막(102)과의 단차를 유지하는 것이 필요하다. 그를 위해서는 절연막(101)의 연마 속도는 낮은 것이 바람직하다.
즉, 제1 폴리시 단계에 이용하는 슬러리는 도 4에 도시한 바와 같이, TaN막(101)에 대한 연마 능력이 높고 절연막(101)에 대한 연마 능력이 낮은 특성을 갖는 것이 바람직하다. 바람직한 슬러리는 예를 들면 실리카계 슬러리이다. 이 실시예에서의 제1 폴리시 단계에서는 실리카계 슬러리를 이용하여, PH2, TR/TT : 60/100, Pad : IC1000/Suba400의 조건으로 60초 동안의 폴리시를 행한다. 여기서, (캡막(104)의 연마 속도)/(절연막(101)의 연마 속도)=R1로 하면, R1〉1의 조건이 얻어진다.
다음에, 도 3b에서의 제2 폴리시 단계에서는 TaN막(104)에 대한 절연막(101)의 단차를 없애기 위해서, 절연막(101)의 연마 속도가 높은 것이 바람직하다. 한편, Cu막(103) 상의 캡막, 즉 TaN막(104)으로의 손상을 최소한으로 하기 위해서는 TaN막(104)의 연마 속도가 극력 낮은 것이 바람직하다.
즉, 제2 폴리시 단계에 이용하는 슬러리는 도 4에 도시한 바와 같이, 절연막(101)의 연마 능력이 높고, TaN막(104)의 연마력이 낮고 또한 입계 에칭이 일어나지 않는 것이다. 바람직한 슬러리는 예를 들면 말론산 첨가의 알칼리성, 실리카계 슬러리이다. 이 실시예에서의 제2 폴리시 단계에서는 예를 들면, 말론산 첨가의 알칼리성, 실리카계 슬러리를 이용하여 PH12, TR/TT : 60/100, Pad : IC1000/Suba400의 조건으로, 120초 동안의 폴리시를 행한다. 여기서, (캡막(104)의 연마 속도)/(절연막(101)의 연마 속도)=R2로 하면, R2〈1의 조건이 얻어진다. 또한, 리세스부 측벽의 TaN막(102)은 고하중에 의한 메카니컬 연마에 의해서 깎이는 것이 가능하다.
상기한 바와 같은 제조 공정으로 함으로써, 디싱이 최소가 된 배리어성이 높은 TaN막(104)을 형성할 수 있다. 즉, 배리어성이 높은 TaN막(104)을 원하는 두께로 제어성 좋게 형성할 수 있다. 또한, 리세스부 측벽의 TaN 막(102)도 제거할 수 있다. 또한, 제2 폴리시 단계에서 상기한 바와 같은 특성의 슬러리를 이용함으로써, TaN막(102) 근방에서의 절연막(101) 표면은 TaN막(102)으로부터 멀어짐에 따라서 면수위가 저하한다. 즉, 제2 폴리시 단계에서 상기한 바와 같은 특성의 슬러리를 이용함으로써 절연막(101)에 디싱이 발생한다.
본 발명의 제2 실시예는 W(텅스텐) 상감 배선의 상면에 SiN으로 이루어지는 캡막을 형성하는 방법을 나타낸 것이다. 이 구조체는 게이트 전극을 SiN막으로 덮는 구조 등에 적용할 수 있다. 캡막은 배선 재료층에 대한 절연성층으로 하는 보호와 RIE에 대한 에칭 스토퍼로서의 사용을 목적으로 한다.
우선, 도 5a에 도시한 바와 같이, 반도체 기판(200) 상에 예를 들면 SiO2의 절연막(201)을 형성한다. 다음에, 리소그래피 및 에칭법에 의해 절연막(201)에 깊이 400㎚의 배선용 홈을 형성한다. 다음에, 반도체 기판(200) 전면에 LP(Low Pressure)-CVD(Chemical Vapor Deposition)법에 의해 SiN막(202)을 20㎚ 피착한다.
다음에, 도 5b에 도시한 바와 같이 절연막(201)의 필드 상의 SiN막(202)을 CHF3가스를 이용한 에치백 RIE(Reactive Ion Etching)에 의해서 제거하고 홈 내부의 측벽에만 SiN막(202)을 남긴다.
다음에, 도 5c에 도시한 바와 같이 W(텅스텐)의 시드(종)층으로서 Ti(하층) /TiN막(상층)의 적층막(203)을 스퍼터링법에 의해 10㎚/20㎚ 피착하고 다음에 W 막(204)을 CVD법에 의해 550㎚ 피착한다.
다음에, 도 6a에 도시한 바와 같이, 절연막(201)의 필드 상의 W막(204) 및 Ti/TiN막(203)을 CMP에 의해 제거한다. 이 CMP에서는 예를 들면, 질산 제2철을 포함하는 알루미나계 슬러리를 이용하여 PH1.5, TR/TT : 60/100, Pad : IC1000/Suba400의 조건으로, 120초 동안의 폴리시를 행한다.
다음에, 도 6b에 도시한 바와 같이 W막(204)과 측벽부의 Ti/TiN(203)을 염소계 및 불소계 가스를 이용한 드라이 에칭 등에 의해 100㎚ 정도 리세스 에칭한다.
다음에, 도 6c에 도시한 바와 같이 반도체 기판(200) 전면에 스퍼터링법에 의해 SiN막(205)을 20㎚ 피착한다.
본 실시예에서는 다음에, 도 7a에 도시한 바와 같이, 제1 폴리시 단계에서 필드 상의 SiN막(205)을 제거하고, 계속해서 도 7b에 도시한 바와 같이 제2 폴리시 단계에서 SiN막(205)의 상면부에 이르기까지 절연막(201), SiN막(202), SiN막(205)을 깎는다.
도 7a에서의 제1 폴리시 단계에 이용하는 슬러리는 SiN에 대한 연마 능력이 높고 절연막에 대한 연마 능력이 낮은 특성을 갖는 것이다. 바람직한 슬러리는 예를 들면 인산, 실리카계 슬러리이다. 이 실시예에서의 제1 폴리시 단계에서는 예를 들면, 인산, 실리카계 슬러리를 이용하여 PH1.5, TR/TT : 50/50, Pad : IC1000/Suba400의 조건으로, 120초 동안의 폴리시를 행한다. 여기서, (캡막(205)의 연마 속도)/(절연막(201)의 연마 속도)=R1로 하면, R1〉1의 조건이 얻어진다.
다음에, 도 7b에서의 제2 폴리시 단계에서는 SiN막(205)에 대한 절연막(201)의 단차를 없애기 위해서 절연막(201)의 연마 속도가 높은 것이 바람직하다. 한편, W 상의 캡막, 즉 SiN막(205)으로의 손상을 최소한으로 하기 위해서 SiN막(205)의 연마 속도가 극력 낮은 것이 바람직하다.
즉, 제2 폴리시 단계에 이용하는 슬러리는 절연막의 연마 능력이 높고 SiN의 연마력이 낮으며 또한 입계 에칭이 일어나지 않은 것이다. 바람직한 슬러리는 예를 들면 실리카계 슬러리이다. 이 실시예에서는 실리카계 슬러리를 이용하여 PH12, TR/TT : 50/50, Pad : IC1000/Suba400의 조건으로, 120초 동안의 폴리시를 행한다. 여기서, (캡막(205)의 연마 속도)/(절연막(201)의 연마 속도)=R2로 하면, R2〈1의 조건이 얻어진다. 또한, 리세스부 측벽의 SiN막(202, 205)은 고하중에 의한 메카니컬 연마에 의해서 깎을 수 있다.
상기한 바와 같이, 복수 단계의 폴리시를 행함으로써 디싱이 최소가 된 SiN 캡막(205)을 형성할 수 있다. 즉, SiN 캡막(205)을 원하는 두께로 제어할 수 있다. 또한, 리세스 측벽의 SiN막(205)도 제거할 수 있다. 또한, 상기한 선택성을 갖는 슬러리를 이용한 제2 폴리시 단계에 있어서, 측벽에 SiN막(202)이 존재하기 때문에, SiN막(202)의 끝이 약간 둥글게 뚫고 나온다. 이러한 구조에 의하면, 그 후의 제조 공정에서 도시하지 않은 절연막이 형성되어 이것에 SAC(Self Align Contact) 공정이 실시되는 경우의 RIE 프로세스에 있어서, SiN막(205) 끝으로의 플라즈마의 집중이 억제되며 그에 따라 소자가 국소적인 손상이 경감된다.
본 발명의 제3 실시예를 도 8a - 도 9b를 참조하여 설명한다. 본 발명의 제3 실시예는, Al(aluminium) 상감 배선의 상면에 TiN으로 이루어지는 캡막을 형성하는 방법에 관한 것이다. 이 실시예에서의 캡막은 리소그래피 프로세스에서 Al 표면에서의 반사를 억제하는 것을 목적으로 한다.
우선, 도 8a에 도시한 바와 같이 반도체 기판(300) 상에 예를 들면 SiO2의 절연막(301)을 형성한다. 다음에, 리소그래피 및 에칭법에 의해 절연막(301)에 깊이 400㎚의 배선용 홈을 형성한다. 다음에, 반도체 기판(300) 전면에 스퍼터링법에 의해 NbN막(303)을 20㎚ 피착하고, 이어서 스퍼터링법에 의해 Al막(303)을 800㎚ 피착한다. 여기서, NbN막(302)은 Al의 라이너로서 기능한다.
다음에, 도 8b에 도시한 바와 같이, Al막(303)의 불필요 부분, 즉 필드 상의 Al막(303)을 CMP에 의해 제거하고 배선용 홈내, 즉 배선부에만 Al막(303)을 남긴다. 이 CMP는 예를 들면, 퀴날딘산을 포함하는 알루미나계 슬러리를 이용하여 PH5, TR/TT(톱링/턴테이블의 회전비) : 60/100, Pad : IC1000(표층)/Suba400(기초)의 조건으로 120초 동안 행한다. 이 단계에서는, NbN막(302)은 제거하지 않고 필드 상에 남아 있지만, NbN막(302)의 이 단계에서의 CMP 혹은 Al막(303)의 다음의 리세스 공정에 의해서 절연막(301)이 손상을 받지 않은 경우에는 NbN막(302)을 이 단계에서 CMP에 의해 제거해도 프로세스 상에 문제는 없다.
다음에, 도 8c에 도시한 바와 같이 배선부의 Al막(303)을 100㎚ 정도의 두께로 리세스한다. 이 리세스는 예를 들면, 염소계 가스를 이용하여 RIE 등의 드라이 에칭에 의해 행한다.
다음에, 도 8d에 도시한 바와 같이 반도체 기판(300) 전면에 TiN막(304)을 20㎚ 피착한다.
다음에, 도 9a에 도시한 바와 같이, 제1 폴리시 단계에서 필드 상의 TiN막(304), NbN막(302)을 제거하고, 배선용 홈 내, 즉 배선부에만 TiN막(304)을 남겨서 Au막(303) 상의 캡막으로 한다. 이어서 도 9b에 도시한 바와 같이, 제2 폴리시 단계에서 TiN막(304)의 상부 표면에 이르기까지 절연막(301), NbN막(302)을 깍는다.
도 9a에서의 제1 폴리시 단계에서는 Cu 배선간의 쇼트 회로에 의한 수율의 저하를 피하기 위해서, 필드 상의 TiN막(304), NbN막(302)을 확실하게 제거할 필요가 있다. 그를 위해서, TiN, NbN의 연마 속도가 높은 편이 바람직하다. 한편, Al막(303) 상의 TiN막(304)의 손상을 극력 억제하기 위해서는 절연막(301)이 확실하게 남고, 절연막(301)과 Al막(303) 상의 TiN막(304)과의 단차를 유지하는 것이 필요하다. 이를 위해서, 절연막(301)의 연마 속도는 낮은 것이 바람직하다.
즉, 제1 폴리시 단계에 이용하는 슬러리는 TiN막(304), NbN막(302)에 대한 연마 능력이 높고 절연막(301)에 대한 연마 능력이 낮은 특성을 갖는 것이 바람직하다. 바람직한 슬러리는 예를 들면 실리카계 슬러리이다. 이 실시예에서의 제1 폴리시 단계에서는 실리카계 슬러리를 이용하여, PH2, TR/TT : 60/100, Pad : IC1000/Suba400의 조건으로, 60초 동안의 폴리시를 행한다. 여기서, (캡막(104)의 연마 속도)/(절연막(101)의 연마 속도)=R1로 하면 R1〉1의 조건이 얻어진다.
다음에, 도 9b에서의 제2 폴리시 단계에서는 TiN막(304)에 대한 절연막(301)의 단차를 없애기 위해서 절연막(301)의 연마 속도가 높은 것이 바람직하다. 한편, Al막(303) 상의 캡막, 즉 TiN막(304)으로의 손상을 최소한으로 하기 위해서 TiN 막(304)의 연마 속도가 극히 낮은 것이 바람직하다.
즉, 제2 폴리시 단계에 이용하는 슬러리는 절연막(301)의 연마 능력이 높고 TiN막(304)의 연마력이 낮으며 또한 입계 에칭이 일어나지 않는 것이다. 바람직한 슬러리는 예를 들면 말론산 첨가의 알칼리성, 실리카계 슬러리이다. 이 실시예에서의 제2 폴리시 단계에서는 예를 들면 말론산 첨가의 알칼리성, 실리카계 슬러리를 이용하여, PH12, TR/TT : 60/100, Pad : IC1000/Suba400의 조건으로, 120초 동안의 폴리시를 행한다. 여기서, (TiN캡막(304)의 연마 속도)/(절연막(301)의 연마 속도)= R2로 하면, R2〈1의 조건이 얻어진다. 또한, 리세스부 측벽의 NbN막(302)은 고하중의 메카니컬 연마가 리세스부 측벽에 국소적으로 가해짐에 따라서 깎인다.
상기한 바와 같은 제조 공정으로 함으로써, 디싱이 최소가 된 배리어성이 높은 TiN막(304)을 형성할 수 있다. 즉, 배리어성이 높은 TiN막(304)을 원하는 두께로 제어성 좋게 형성할 수 있다. 또한, 리세스부 측벽의 NbN막(302)도 제거할 수 있다. 또한, 제2 폴리시 단계에서 상기한 바와 같은 특성의 슬러리를 이용함으로써, NbN막(302) 근방에서의 절연막(301) 표면은 NbN막(302)으로부터 멀어짐에 따라서 면수위가 저하한다. 즉, 제2 폴리시 단계에 있어서 상기한 바와 같은 특성의 슬러리를 이용함으로써 절연막(301)에 디싱이 발생한다.
이상, 상세하게 본 발명에 대하여 설명하였지만, 본 발명은 상기 제1 - 제3 실시예에만 한하지 않고 본 발명의 주지를 일탈하지 않는 범위 내에서 슬러리, Pad 등의 폴리시 조건, 적층 구조, 재료 혹은 막 두께 등의 프로세스 조건 등 여러가지의 변형·응용이 가능하다.
예를 들면, 상기 캡막으로서 TaN, SiN, TiN을 예로 설명하였지만, 배선의 확산 방지, 산화 방지, 반사 방지, 에칭 방지(에칭 스토퍼), 접촉 저항 저감, 신뢰성 향상으로부터 선택되는 목적에 의해 Ti, Ta, Nb, W, Cr, V, Pt, Ru 및 이들의 질화물, 산화물, 붕화물, 합금, 혼합물을 주성분으로 하는 것으로부터 선택 가능하며 또한 에칭 방지(에칭 스토퍼), 산화 방지, 신뢰성 향상으로부터 선택되는 목적에 의해, Si 및 그 산화물, 질화물, 불소 도핑된 산화막을 주성분으로 하는 것으로부터 선택 가능하다.
이하, 본 발명의 제4 실시예에 대하여 도면을 참조하여 설명한다.
본 발명의 제4 실시예는 Cu 상감 배선의 상면에 Al/TaN으로 이루어지는 배선 상부 배리어층을 형성하는 것에 관한 것이다. 배선 상부 배리어층은 Cu에 대한 확산 방지와 산화 방지를 목적으로 한다.
우선, 도 10a에 도시한 바와 같이 반도체 기판(400) 상에 열 산화막 100㎚, p-SiN막 30㎚, CVD 산화막 400㎚으로 이루어지는 절연막(401)을 피착한다. 다음에, 리소그래피 및 에칭법에 의해 CVD 산화막에 깊이 400㎚의 배선 패턴홈을 형성한다. 이 배선 패턴은 L/S=0.4/0.4μ/m, 길이 1.5㎜의 배선으로 양단에 전극 패드가 접속된다.
다음에, 스퍼터링법에 의해 TaN막(402)을 20㎚ 피착하고 스퍼터링법에 의해 Cu막을 200㎚ 피착한다. 여기서, TaN막은 Cu막의 저면 및 측면을 둘러싸는 확산 방지층으로서 필요한 것이다.
다음에 도금법에 의해 Cu막을 매립하여 CMP 처리를 실시하여 Cu 배선(403)을 형성한다.
다음에, 도 10b에 도시한 바와 같이, Cu 배선(403)의 표면을 산에 의한 에칭에 의해 70㎚의 리세스부(404)를 형성한다.
다음에, 도 10c에 도시한 바와 같이, TaN막(405)을 50㎚ 피착하고 도 11a에 도시한 바와 같이, CMP 처리에 의해 Cu 배선(403) 상부에 선택적으로 TaN막(405)을 잔존시킨다. 이 경우, 일부의 TaN막은 디싱에 의해 30㎚ 정도까지 얇아졌다.
다음에, 도 11b에 도시한 바와 같이 스퍼터링법에 의해 전면에 Al막(406)을 50㎚ 피착한 후, 도 11c에 도시한 바와 같이 CMP 처리에 의해 절연막 상의 Al막(406)을 제거한다. Al막의 형성 방법으로서는 스퍼터링법에 한하지 않고 선택 CVD법 등을 이용할 수 있다. 또한, 단차가 작으므로 무가열 스퍼터에 의해서 충분히 매립되지만, 또한 Al이 양호한 커버리지를 얻기 위해서, Cu가 확산하지 않은 범위에서 기판 가열하는 것이 바람직하다.
다음에, 본 발명의 제5 실시예에 대하여 도면을 참조하여 설명한다.
본 발명의 제5 실시예는 Cu 상감 배선의 상면에 Al/TiN으로 이루어지는 배선상부 배리어층을 형성하는 방법을 나타낸 것이다. 제4 실시예와 공정순에서 다른 점은 배선 상부 배리어층의 CMP 처리를 중간층 TiN 및 Al의 적층 후에 2단계에서단계에서 있는 것이다. 배선 상부 배리어층은 Cu막에 대한 확산 방지와 산화 방지를 목적으로 한다.
우선, 도 12a에 도시한 바와 같이, 제4 실시예와과 마찬가지의 방법으로 절연막(501)에 매립하여 형성된 TaN막(502), Cu 배선(503)으로 이루어지는 배립 배선 구조를 얻는다.
다음에, 도 12b에 도시한 바와 같이, Cu 배선(503)의 표면을 산에 의한 에칭에 의해 50㎚의 리세스부(504)를 형성한다.
다음에, 도 12c에 도시한 바와 같이, 스퍼터링법에 의해 전면에 TiN막(505)을 20㎚ 피착하고 도 13a에 도시한 바와 같이, 스퍼터링법에 의해 전면에 Al막(506)을 50㎚ 피착한다.
다음에, 도 13b에 도시한 바와 같이, 2 단계 CMP에 의해 잉여의 Al막(506)및 TiN막(505)을 제거함으로써, Cu 배선(503)의 상부에만 Al막(506)/TiN막(505)으로 이루어지는 배리어막을 잔존시킨다.
상기 제5 실시예에 따르면, TiN막(505)에 디싱이 들어 가지 않는다고 하는 이점 및 2단계 CMP에 의한 연속 공정에 의해 잉여의 Al막(506) 및 TiN막(505)을 제거하고 있으므로, 공정 간의 수가 적어진다고 하는 이점을 갖는다.
이상, 상술한 제4, 제5의 2개의 실시예에 나타낸 예에 대한 종래의 기술에 따른 비교예로서 2개를 이하에 나타낸다.
(비교예 1)
비교예 1은 Cu 상감 배선에 50㎚의 리세스부를 형성하고 TaN으로 이루어지는 배선 상부 배리어층을 형성하는 것이다.
반도체 기판 상에 열산화막을 100㎚, p-SiN막 30㎚, CVD 산화막 400㎚로 이루어지는 절연막을 피착한다. 다음에, 리소그래피 및 에칭법에 의해 CVD 산화막에 깊이 400㎚의 배선 패턴홈을 형성한다.
다음에, 스퍼터링법에 의해 TaN막을 20㎚ 피착하고 스퍼터링법에 의해 Cu막을 200㎚ 피착한다.
다음에 도금법에 의해 Cu막을 매립하고 CMP 처리를 실시하여 Cu 배선을 형성한 후, Cu 배선의 표면을 산에 의한 에칭에 의해 50㎚의 리세스부를 형성한다.
다음에, 웨이퍼 전면에 TaN막을 50㎚ 피착하고 CMP 처리에 의해 Cu 배선상부에만 TaN막을 잔존시켰다. 이 경우, 일부 TaN막은 디싱에 의해 30㎚ 정도로 박막화되었다.
(비교예 2)
비교예 2는 Cu 상감 배선에 100㎚의 리세스부를 형성하고 TaN으로 이루어지는 배선 상부 배리어층을 형성하는 것이다.
반도체 기판 상에 열 산화막을 100㎚, p-SiN막 30㎚, CVD 산화막 400㎚로 이루어지는 절연막을 피착한다. 다음에, 리소그래피 및 에칭법에 의해 CVD 산화막에 깊이 400㎚의 배선 패턴홈을 형성한다.
다음에, 스퍼터링법에 의해 TaN막을 20㎚ 피착하고 스퍼터링법에 의해 Cu막을 200㎚ 피착한다.
다음에 도금법에 의해 Cu막을 매립하고 CMP 처리를 실시하여 Cu 배선을 형성한 후, Cu 배선의 표면을 산에 의한 에칭에 의해 100㎚의 리세스부를 형성한다.
다음에, 웨이퍼 전면에 TaN막을 100㎚ 피착하고 CMP 처리에 의해 Cu 배선상부에만 TaN막을 잔존시켰다. 이 경우, 일부 TaN막은 디싱에 의해 박막화되어 있지만, 가장 얇은 곳에서도 70㎚ 잔존하고 있었다.
이상, 제4, 제5 실시예 및 비교예 I, II의 방법에 의해 작성한 시료에 대하여 배선 저항 측정·배리어성 시험을 행하였다. 배리어성 시험은 배리어막 형성 후의 각 웨이퍼에 산화 실리콘막을 CVD법에 의해 1㎛ 피착하고, 450℃, 40h의 열처리를 행한 후, 절연막을 용해하여 막 내의 Cu 농도를 측정하였다. 표면에 아무것도 피착되지 않은 Si 웨이퍼를 대조로서 이용하여 Cu 농도가 증가하고 있는 경우, 배리어막을 통하여 Cu가 확산한 것이라고 판정하였다. 측정의 결과를 표 1에 나타낸다.
실시 형태 1 실시 형태 2 비교예 1 비교예 2
실효 배선 저항(μ·Ω·㎝) 2.1 2.1 2.1 2.8
배리어성 시험 OK OK NG OK
종합 판정 ○ ○ × △
비교예 1과 같이 리세스 50㎚, TaN 피착 시 막 두께 50㎚의 경우, 배선 저항은 양호하지만, 디싱에 의해 TaN막이 얇아지고 있기 때문에, 배리어성이 열화하여 Cu가 절연막 중에 확산하고 있는 것을 알 수 있다. 가장 얇은 장소에서 측정한 막 두께가 30㎚로, 측면이나 저면의 TaN막보다도 두꺼움에도 불구하고 배리어성이 저하하는 것은 Cu막 표면의 파티클이나 표면 거칠음에 의한 요철부의 존재나 절연막과 Cu 배선의 단차부에서 충분한 커버리지를 얻지 못하는 것에 따른다.
비교예 2와 같이, 리세스 100㎚, TaN 피착 시 막 두께 100㎚로 설정하여 Cu 배선 상의 TaN막을 두껍게 함으로써, 배리어성은 개선되지만, 홈 내의 Cu량의 감소에 의해 배선 저항이 증대하게 된다. 또한, Cu 막 두께를 확보하기 위해서 홈을 1㎛로 깊게 한 경우에는 어스펙트비가 높기 때문에 웨이퍼의 일부에서 매립이 충분히 행해지지 않았다.
이에 대하여, 제4 실시예, 제5 실시예에 대해서는 양호한 배선 저항을 나타내고 있다. 제4 실시예에서는 디싱에 의해 TaN막이 얇아지고 있음에도 불구하고 또한 제5 실시예에서는 20㎚의 TiN밖에 성막하지 않음에도 불구하고, Cu가 절연막 중에 확산하지 않은 것을 알 수 있다. 이것은 이들의 막은 Al이 Cu 중에 확산하는 것을 방지하면 충분하고, Cu가 확산한 경우에는 Al 중에서 합금화하여 포획되는데다가 Al 표면에는 산화막이 존재하여 확산 방지막으로서 기능하는 것에 따른다. 그에 따라, 배선 저항이 낮은 고성능의 배선을 실현할 수 있다.
배선 상부 배리어층의 CMP 처리에 관한 것으로, 제4 실시예에서는 리세스 캡을 구성하는 2종의 재료를 적층할 때마다 순차 CMP 처리를 실시하고 또한 제5 실시예에서는 2종의 재료를 적층 후에 2 단계 CMP 처리를 실시하는 예를 나타냈지만, 제4 실시예, 제5 실시예 서로 공정순을 교체하는 것은 가능하다. 예를 들면 제4 실시예에 2종의 재료 적층 후의 2 단계 CMP 처리를 실시하는 것은 가능하다.
상기 제4 실시예, 제5에 대하여 발명의 주지를 일탈하지 않는 범위 내에서 재료나 막 두께의 조건 등 여러가지의 변형·응용이 가능하다. 예를 들면, 중간층은 Al이 Cu 배선 중에 확산하여 배선 저항을 상승시키는 것을 방지하는 것이면 좋고, Ti, Zr, V, W, Ta, Nb, Cr, Sn, Co, Ru 중에서부터 선택되는 적어도 1개의 원소를 함유하는 것으로 또는 이들의 질화물 산화물, 붕화물, 탄화물을 함유하는 것이다. 또한, 배선층으로서 Cu에 대한 적용에 관하여 설명을 했지만 Ag에도 적용 가능하다.
상술한 바와 같이 제1 - 제3 실시예에 따르면, 상감 배선 상에 디싱의 발생을 극히 억제한 상태에서 캡막을 형성하는 것이 가능해진다.
또한, 제4, 제5 실시예에 따르면, 중간층을 통하여 형성한 Al 또는 Al 합금이 Cu와 합금화함으로써 Cu를 포획하고 또한 Al 또는 Al 합금의 표면에 존재하는 산화막이 확산 방지막으로서 기능한다. 이와 같이 하여, 배선 저항이 낮은 고성능의 배선을 실현할 수 있다. Al 또는 Al 합금의 막 두께는 20㎚ 이상이면 양호한 배리어성을 갖기 때문에, CMP의 마진을 가미하고, 완성 막 두께가 20㎚ 되는 것과 같은 피착 막 두께이면 좋지만, 보다 높은 배리어성을 내기 위해서 20㎚ 이상으로 해도 된다. 또한, Al 또는 Al 합금은 저저항이기 때문에 막 두께를 어느 정도 두껍게 하더라도 배선 저항을 그다지 상승시키지 않는다.

Claims (12)

  1. 반도체 기판 상에 절연막을 형성하는 공정과, 이 절연막에 홈을 형성하는 공정과, 이 홈 내에 배선 재료를 매립하여 형성하는 공정과, 이 매립하여 형성된 배선 재료를 리세스 에칭하는 공정과, 이 리세스 에칭된 배선 재료 상에 캡막을 피착하는 공정과, (상기 캡막의 연마 속도)/(상기 절연막의 연마 속도)=R1이 되는 선택비로 폴리시를 행하는 제1 폴리시 단계와, (상기 캡막의 연마 속도)/(상기 절연막의 연마 속도)=R2가 되는 선택비로 폴리시를 행하는 제2 폴리시 단계를 포함하고, 상기 제1 폴리시 단계와 제2 폴리시 단계는 R1〉R2가 되는 슬러리를 이용하여 각각 폴리시를 행하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 배선 재료를 리세스 에칭하는 공정에서의 리세스량은 상기 캡막의 퇴적 막 두께보다도 큰 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 폴리시 단계에서의 R1은 1 이상이고 또한 상기 제2 폴리시 단계에서의 R2는 1 이하인 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 캡막은 Ti, Ta, Nb, W, Cr, V, Pt, Ru 및 이들의 질화물, 산화물, 붕화물, 합금, 혼합물을 주성분으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 캡막은 Si의 산화물, 질화물, 불소 도핑된 산화막을 주성분으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 배선 재료는 Al, Cu, W, Ru, Ag, Mo, Si 및 이들의 질화물, 산화물, 붕화물, 합금, 혼합물을 주성분으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판 상에 형성된 절연막과, 이 절연막에 형성된 홈과, 상기 홈의 내벽에 형성된 제1 도전막과, 상기 홈의 내부에 상기 제1 도전막을 통하여 매립하여 형성된 제2 도전막과, 상기 제2 도전막의 상부를 덮도록 형성된 제3 도전막을 포함하고, 상기 제1 도전막 근방에서의 상기 절연막 표면은 상기 제1 도전막보다도 멀어짐에 따라서 면수위가 저하하는 반도체 장치.
  8. 반도체 기판 상에 형성된 제1 절연막과, 이 제1 절연막에 형성된 홈과, 상기 홈의 내벽에 형성된 제2 절연막과, 상기 홈의 내부에 상기 제2 절연막을 통하여 매립하여 형성된 도전막과, 상기 도전막의 상부를 덮도록 형성된 제3 절연막을 포함하고, 상기 제1 절연막 표면과, 상기 홈 중앙부에서의 상기 제3 절연막 표면이 대략 동일 높이의 면을 형성하고 또한 상기 제2 절연막 표면 및 상기 제3 절연막의 단부가 상기 높이보다도 상부로 뚫고 나오는 구조를 포함하고 있는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 절연막과, 상기 제3 절연막은 동일한 주성분으로 이루어지는 반도체 장치.
  10. 절연막 중에 형성된 매립 Cu 배선 구조에서 Cu 배선부의 상면에 중간층을 통하여 Al 또는 Al 합금층이 적층된 구조를 포함하는 반도체 장치.
  11. 제10항에 있어서, 상기 중간층은 Ti, Zr, V, W, Ta, Nb, Cr, Sn, Co, Ru 중에서부터 선택되는 적어도 하나의 원소를 함유하는 반도체 장치.
  12. 제10항에 있어서, 상기 중간층은 Ti, Zr, V, W, Ta, Nb, Cr, Sn, Co, Ru 내로부터 선택되는 적어도 하나의 원소의 질화물, 산화물, 붕화물, 탄화물을 함유하는 반도체 장치.
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