JP2017055055A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2017055055A
JP2017055055A JP2015179720A JP2015179720A JP2017055055A JP 2017055055 A JP2017055055 A JP 2017055055A JP 2015179720 A JP2015179720 A JP 2015179720A JP 2015179720 A JP2015179720 A JP 2015179720A JP 2017055055 A JP2017055055 A JP 2017055055A
Authority
JP
Japan
Prior art keywords
hole
barrier metal
insulating film
semiconductor device
copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015179720A
Other languages
English (en)
Inventor
淳也 西脇
Junya Nishiwaki
淳也 西脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015179720A priority Critical patent/JP2017055055A/ja
Priority to CN201610772464.3A priority patent/CN106531687A/zh
Priority to US15/254,314 priority patent/US20170076958A1/en
Publication of JP2017055055A publication Critical patent/JP2017055055A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Abstract

【課題】信頼性に優れた半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上に設けられた第１の絶縁膜に第１の貫通孔を形成し、前記第１の貫通孔に第１の銅、および前記第１の絶縁膜のエッチングレート以上となる第１のバリアメタル、をこの順で埋め込み、前記第１のバリアメタル上および前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第１のバリアメタル上の前記第２の絶縁膜、前記第１のバリアメタル、および前記第１のバリアメタルの周囲の前記第１の絶縁膜、をエッチングによって除去することにより、第２の貫通孔を形成し、前記第２の貫通孔に第２の銅を埋め込む方法である。【選択図】図２Ｇ

Description

本発明の実施形態は、半導体装置の製造方法に関する。
多層配線層を備えた半導体装置の高集積化・高速化に伴い、下層配線と上層配線との間の容量を低減することが要求される。このため、各配線の低抵抗化、および下層配線と上層配線との間の層間絶縁層の低誘電率化、に関する技術の開発が求められている。
これまで配線材料としてアルミニウム（Ａｌ）が適用されていたが、配線の低抵抗化の観点から、アルミニウムに代わる配線材料として銅（Ｃｕ）を採用することが検討されている。
しかしながら、配線材料として銅（Ｃｕ）を採用した場合、以下のような問題がある。すなわち、下層配線と上層配線とを接続する接続配線は、層間絶縁層に設けられる貫通孔を埋めるように設けられるが、これをシングルダマシン法によって形成すると、接続配線となる銅（Ｃｕ）の貫通孔への埋め込み性が悪く、形成された接続配線の信頼性が悪い、という問題がある。この結果、多層配線層を備えた半導体装置の信頼性も悪くなる。
特開２００１−１１０８０９号公報
実施形態は、信頼性に優れた半導体装置の製造方法を提供することを目的とする。
実施形態に係る半導体装置の製造方法は、半導体基板上に設けられた第１の絶縁膜に第１の貫通孔を形成し、前記第１の貫通孔に第１の銅、および前記第１の絶縁膜のエッチングレート以上となる第１のバリアメタル、をこの順で埋め込み、前記第１のバリアメタル上および前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第１のバリアメタル上の前記第２の絶縁膜、前記第１のバリアメタル、および前記第１のバリアメタルの周囲の前記第１の絶縁膜、をエッチングによって除去することにより、第２の貫通孔を形成し、前記第２の貫通孔に第２の銅を埋め込む方法である。
また、実施形態に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜および第１のエッチングストッパ膜をこの順に形成し、前記第１のエッチングストッパ膜および前記第１の絶縁膜に第１の貫通孔を形成し、前記第１の貫通孔に第１の銅、および前記第１のエッチングストッパ膜および前記第１の絶縁膜のエッチングレート以上となる第１のバリアメタル、をこの順で埋め込み、前記第１のバリアメタル上および前記第１のエッチングストッパ膜上に第２の絶縁膜を形成し、前記第１のバリアメタル上の前記第２の絶縁膜、前記第１のバリアメタル、および前記第１のバリアメタルの周囲の前記第１のエッチングストッパ膜および前記第１の絶縁膜、をエッチングによって除去することにより、第２の貫通孔を形成し、前記第２の貫通孔に第２の銅を埋め込む方法である。
第１の実施形態に係る半導体装置の製造方法によって製造される半導体装置の要部を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第２の実施形態に係る半導体装置の製造方法によって製造される半導体装置の要部を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。
以下に、実施形態に係る半導体装置の製造方法を、図面を参照して詳細に説明する。
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体装置の製造方法によって製造される半導体装置の要部を示す断面図である。図１に示す半導体装置１において、例えばシリコンによって構成される半導体基板２の上面上には、下層配線１１、層間絶縁層１２、および上層配線１３、を備えた多層配線層１０が設けられている。
多層配線層１０において、下層配線１１は、半導体基板２の上面上方に設けられた所望のパターンである。この下層配線１１は、低抵抗化の観点から銅（Ｃｕ）によって構成されている。なお、図１等において、下層配線１１は、半導体基板２の上面に接するように設けられているが、半導体基板２と下層配線１１との間には、層間絶縁膜が設けられていてもよい。
下層配線１１を含む半導体基板２の上面上には、層間絶縁層１２が設けられている。層間絶縁層１２は、複数の絶縁膜を積層することによって構成されている。本実施形態において、層間絶縁層１２は、２層の絶縁膜（第１の絶縁膜１２ａおよび第２の絶縁膜１２ｂ）を積層することによって構成されている。各絶縁膜１２ａ、１２ｂは、例えばＳｉＯ２膜、ＳｉＯＣ膜、およびＴＥＯＳ膜、等によって構成されている。
なお、下層配線１１を含む半導体基板２の上面と層間絶縁層１２との間には、下層配線１１を構成する金属である銅（Ｃｕ）が第１の絶縁膜１２ａに拡散することを抑制するために、例えばＳｉ３Ｎ４またはＳｉＣによって構成されるバリア層（不図示）が設けられていてもよい。
また、第１の絶縁膜１２ａと第２の絶縁膜１２ｂの間には、少なくとも１層のエッチングストッパ層が設けられていてもよい。本実施形態において、第１の絶縁膜１２ａと第２の絶縁膜１２ｂとの間には、第１のエッチングストッパ膜１２ｃおよび第２のエッチングストッパ膜１２ｄがこの順に積層されている。各エッチングストッパ膜１２ｃ、１２ｄは、例えばＳｉＮ膜、およびＳｉＣ膜、等によって構成されている。
このような層間絶縁層１２には、この層１２を貫通する貫通孔１４が設けられている。貫通孔１４は、下層配線１１の上面が貫通孔１４の内部において露出するように、下層配線１１の上面上に設けられている。
そして、貫通孔１４の内部には、下層配線１１と後述する上層配線１３とを接続する接続配線１５が設けられている。接続配線１５は、貫通孔１４を埋め、下層配線１１の上面に接するように設けられている。この接続配線１５は、下層配線１１と同様に、低抵抗化の観点から主に銅（Ｃｕ）によって構成されているが、接続配線１５の一部に、犠牲層としての第１のバリアメタル１５ｃ（図１において不図示）が含まれていてもよい。また、接続配線１５の一部に、層間絶縁層１２と接続配線１５となる金属（例えば銅（Ｃｕ））との密着性を向上させるための第２、第３のバリアメタル１５ｄ、１５ｅが含まれていてもよい。なお、これらの第１乃至第３のバリアメタル１５ｃ、１５ｄ、１５ｅはそれぞれ、例えば窒化タンタル（ＴａＮ）等によって構成される。
このような接続配線１５が設けられた層間絶縁層１２の上面上には、接続配線１５の上面に接するように、上層配線１３が設けられている。上層配線１３も下層配線１１と同様に、層間絶縁層１２の上面上に設けられた所望のパターンであって、低抵抗化の観点から銅（Ｃｕ）によって構成されている。なお、接続配線１５と同様に、上層配線１３は、例えば銅（Ｃｕ）によって構成される主配線１３ａと、層間絶縁層１２と主配線１３ａとの密着性を向上させるための第４のバリアメタル１３ｂと、によって構成されてもよい。
以下に、第１の実施形態に係る半導体装置の製造方法として、こうような多層配線層１０を備えた半導体装置１の製造方法を、図２Ａ〜２Ｋを参照して説明する。図２Ａ〜２Ｋはそれぞれ、第１の実施形態に係る半導体装置の製造方法を説明するための半導体装置の断面図である。
まず、図２Ａに示すように、予め下層配線１１が形成された半導体基板２の上面上に、第１の絶縁膜１２ａおよび第１のエッチングストッパ膜１２ｃをこの順に形成する。本実施形態において、半導体基板２は例えばシリコン基板であり、下層配線１１は銅を主成分とする金属配線である。また、第１の絶縁膜１２ａは、ＳｉＯ２膜、ＳｉＯＣ膜、またはＴＥＯＳ膜、によって構成されており、第１のエッチングストッパ膜１２ｃは、ＳｉＮ膜、またはＳｉＣ膜、によって構成されている。なお、第１の絶縁膜１２ａは、半導体基板２の上面上に、Ｓｉ３Ｎ４またはＳｉＣによって構成されるバリア層（不図示）を介して形成されてもよい。
さらに、第１のエッチングストッパ膜１２ｃの上面上に、後にハードマスクとなるＳｉＣＮ層を形成し、ＳｉＣＮ層の上面上にフォトレジストパターンを形成する。この後、フォトレジストパターンを使用したリアクティブイオンエッチング（ＲＩＥ）によってＳｉＣＮ層を加工し、アッシングによってフォトレジストパターンを剥離する。このようにして、第１のエッチングストッパ膜１２ｃの上面上にハードマスク２１を形成する。
次に、図２Ｂに示すように、ハードマスク２１を利用して第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａを、ＣＨ２Ｆ２、ＣＦ４、Ａｒ、Ｎ２等の混合ガスを用いたＲＩＥにより除去し、第１の貫通孔１４ａを形成する。第１の貫通孔１４ａからは、下層配線１１が露出する。
ハードマスク２１を除去した後、図２Ｃに示すように、第１のエッチングストッパ膜１２ｃの上面上に、密着性を向上させるための第２のバリアメタル１５ｄ、および後に接続配線１５の主配線となる第１の銅１５ａを、これらが第１の貫通孔１４ａ内に埋め込まれるように形成する。本実施形態において、第２のバリアメタル１５ｄは、例えば窒化タンタル（ＴａＮ）である。
この後、図２Ｄに示すように、ＣＭＰ法によって第１のエッチングストッパ膜１２ｃ上の不要な第２のバリアメタル１５ｄおよび第１の銅１５ａを除去し、第２のバリアメタル１５ｄおよび第１の銅１５ａが局所的に露出した第１のエッチングストッパ膜１２ｃの上面を平坦化する。これにより、第２のバリアメタル１５ｄおよび第１の銅１５ａは、第１の貫通孔１４ａのみに埋め込まれる。
次に、図２Ｅに示すように、ウェットエッチングによって第１の銅１５ａの上層を除去し、第１の貫通孔１４ａの内部に空間２２を形成する。
次に、図２Ｆに示すように、第１のエッチングストッパ膜１２ｃの上面上に、犠牲層としての第１のバリアメタル１５ｃを、これが第１の銅１５ａの上層を除去することによって第１の貫通孔１４ａの内部に生じた空間２２を埋めるように形成する。
そして、図２Ｇに示すように、ＣＭＰ法によって第１のエッチングストッパ膜１２ｃ上の不要な第１のバリアメタル１５ｃを除去し、第１のバリアメタル１５ｃが局所的に露出した第１のエッチングストッパ膜１２ｃの上面を再度平坦化する。これにより、第２のバリアメタル１５ｄおよび第１の銅１５ａが第１の貫通孔１４ａのみに埋め込まれるとともに、第１のバリアメタル１５ｃも第１の貫通孔１４ａのみに埋め込まれる。
ここで、後述する第２の貫通孔１４ｂ（図２Ｉ）を形成するときのエッチング条件の下における第１のバリアメタル１５ｃのエッチングレートをＥＲＢＭ、第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａのエッチングレートをＥＲＩ」、と称する。このとき、第１のバリアメタル１５ｃは、ＥＲＢＭ≧ＥＲＩとなる金属材料によって構成される。例えば第１のエッチングストッパ膜１２ｃがＳｉＮ膜またはＳｉＣ膜であり、第１の絶縁膜１２ａがＳｉＯ２膜、ＳｉＯＣ膜、またはＴＥＯＳ膜である場合、第１のバリアメタル１５ｃとして、例えば窒化タンタル（ＴａＮ）、またはタンタル（Ｔａ）を適用することができる。このような材料を選定した上で、使用されるエッチングガス等のエッチング条件を変更することで、ＥＲＢＭ＝ＥＲＩとすることもできるし、ＥＲＢＭ＞ＥＲＩとすることもできる。
続いて、図２Ｈに示すように、第１のバリアメタル１５ｃが露出した第１のエッチングストッパ膜１２ｃの上面上に第２のエッチングストッパ膜１２ｄおよび第２の絶縁膜１２ｂをこの順に形成する。第２のエッチングストッパ膜１２ｄは、第１のエッチングストッパ膜１２ｃと同様に、ＳｉＮ膜、またはＳｉＣ膜、によって構成されており、第２の絶縁膜１２ｂは、第１の絶縁膜１２ａと同様に、ＳｉＯ２膜、ＳｉＯＣ膜、またはＴＥＯＳ膜、によって構成されている。
さらに、第２の絶縁膜１２ｂの上面上に、後にハードマスクとなるＳｉＣＮ層を形成し、ＳｉＣＮ層の上面上にフォトレジストパターンを形成する。この後、フォトレジストパターンを使用したリアクティブイオンエッチング（ＲＩＥ）によってＳｉＣＮ層を加工し、アッシングによってフォトレジストパターンを剥離する。このようにして、第２の絶縁膜１２ｂの上面上にハードマスク２３を形成する。なお、ハードマスク２３の開口パターン２３ｏｐは、第１の貫通孔１４ａの開口径ｒより大きい開口径Ｒを有しており、第１のバリアメタル１５ｃの上方に設けられる。
次に、図２Ｉに示すように、ハードマスク２３を利用して、第２の絶縁膜１２ｂ、第２のエッチングストッパ膜１２ｄ、第１のエッチングストッパ膜１２ｃ、および第１の絶縁膜１２ａを、実質的にＥＲＢＭ＝ＥＲＩとなるエッチング条件（例えば塩素系のガスを用いたＲＩＥ）により除去し、第２の貫通孔１４ｂを形成する。第２の貫通孔１４ｂを形成するためのエッチングは、第１の貫通孔１４ａに埋め込まれた第１の銅１５ａの上面が第２の貫通孔１４ｂ内に露出されるまで行われる。
なお、第２の貫通孔１４ｂを形成するためのエッチングは、第２の貫通孔１４ｂから第１のバリアメタル１５ｃが露出するように行われてもよい。すなわち、第１のバリアメタル１５ｃは、必ずしも全て除去されなくてもよい。
このエッチング工程により、層間絶縁層１２に、第１の貫通孔１４ａおよび第２の貫通孔１４ｂによって構成される貫通孔１４が形成される。
このエッチング時において、第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａを除去するとき、犠牲層としての第１のバリアメタル１５ｃの少なくとも一部も除去される。ここで、第１のバリアメタル１５ｃは、ＥＲＢＭ≧ＥＲＩとなるような金属によって構成されており、実質的にＥＲＢＭ＝ＥＲＩとなるようなエッチング条件で第２の貫通孔１４ｂをエッチングにより形成する。したがって、第１の貫通孔１４ａを埋め込んだ金属である第１の銅１５ａまたは第１のバリアメタル１５ｃが、第２の貫通孔１４ｂの内部に凸状に突出することが抑制され、第１の銅１５ａまたは第１のバリアメタル１５ｃの上面と、第１の絶縁膜１２ａの上面と、を面一にすることができる。すなわち、第２の貫通孔１４ｂからは、第１の銅１５ａまたは第１のバリアメタル１５ｃの上面と、第１の絶縁膜１２ａの上面と、が面一になった、段差が実質的に存在しない平面Ｓが露出される。
次に、図２Ｊに示すように、第２の絶縁膜１２ｂの上面上に、密着性を向上させるための第３のバリアメタル１５ｅ、および後に接続配線１５の主配線となる第２の銅１５ｂを、これらが第２の貫通孔１４ｂ内に埋め込まれるように形成する。本実施形態において、第３のバリアメタル１５ｅは、第２のバリアメタル１５ｄと同様に、例えば窒化タンタル（ＴａＮ）である。
ここで、第２の貫通孔１４ｂからは、平面Ｓが露出される（図２Ｉ）。したがって、第２の貫通孔１４ｂの内部に第３のバリアメタル１５ｅおよび第２の銅１５ｂを埋め込んだときに、第２の貫通孔１４ｂの内部に空間が形成されることが抑制される。
反対に、第１の貫通孔の全体が第１の銅のみで埋め込まれたままの状態で第２の貫通孔を形成すると、銅のエッチングレートが第１のエッチングストッパ膜および第１の絶縁膜のエッチングレートより遅いため、第２の貫通孔の内部に第１の銅が凸状に突出し、第２の貫通孔から露出する面に段差が生じる。このため、第２の貫通孔の内部に第３のバリアメタルおよび第２の銅を埋め込んだときに、これらの金属が正確に埋め込まれず、第２の貫通孔の内部に空間が形成される。これが接続配線の信頼性を低下させ、多層配線層を備えた半導体装置の信頼性も低下させる要因の一つとなる。
この後、図２Ｋに示すように、ＣＭＰ法によって第２の絶縁膜１２ｂ上の不要な第３のバリアメタル１５ｅおよび第２の銅１５ｂを除去し、第３のバリアメタル１５ｅおよび第２の銅１５ｂが局所的に露出した第２の絶縁膜１２ｂの上面を平坦化する。これにより、第３のバリアメタル１５ｅおよび第２の銅１５ｂは、第２の貫通孔１４ｂのみに埋め込まれる。そして、層間絶縁層１２の貫通孔１４に接続配線１５が形成される。
このようにして接続配線１５を形成した後、接続配線１５の上面（第２の銅１５ｂの上面）上を含む第２の絶縁膜１２ｂの上面上に、接続配線１５の上面（第２の銅１５ｂの上面）に接するように、例えば銅によって構成される上層配線１３を形成する。なお、上層配線１３は、例えば銅（Ｃｕ）によって構成される主配線１３ａと、層間絶縁層１２と主配線１３ａとの密着性を向上させるための、例えば窒化タンタル（ＴａＮ）によって構成される第４のバリアメタル１３ｂと、によって構成されてもよい。これによって、図１に示す半導体装置１が製造される。
以上に説明したように、第１の実施形態に係る半導体装置１の製造方法によれば、第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａに設けられた第１の貫通孔１４ａの上部に、ＥＲＢＭ≧ＥＲＩとなるような第１のバリアメタル１５ｃを形成する。そして、このような第１のバリアメタル１５ｃが形成されている状態で、実質的にＥＲＢＭ＝ＥＲＩとなるようなエッチング条件で第２の貫通孔１４ｂをエッチングにより形成する。したがって、第２の貫通孔１４ｂからは、段差が形成されない平面Ｓを露出させることができ、このような平面Ｓが露出した第２の貫通孔１４ｂの内部に、第３のバリアメタル１５ｅおよび第２の銅１５ｂを埋め込むことができる。この結果、形成される接続配線１５に空間が含まれることが抑制され、信頼性に優れた接続配線１５を形成することができ、信頼性に優れた半導体装置１を製造することができる。
＜第２の実施形態＞
図３は、第２の実施形態に係る半導体装置の製造方法によって製造される半導体装置の要部を示す断面図である。なお、図３に示す半導体装置３において、図１に示す半導体装置１と同一部分については同一符号を付している。また、以下の半導体装置３の説明において、図１に示す半導体装置１と同一部分についてはその説明を省略する。
図３に示す半導体装置３は、図１に示す半導体装置１と比較して、接続配線３５を構成する第２の銅３５ｂの底面が下方に向かって凸状になっている点が異なる。また、これに伴って、第２の銅３５ｂの底面に沿って形成される第３のバリアメタル３５ｅの形状も、下方に向かって凸状になっている。なお、第３のバリアメタル３５ｅを構成する材料は、第１の実施形態と同様である。
以下に、この半導体装置３の製造方法について、図４Ａ〜図４Ｅを参照して説明する。この第２の実施形態に係る半導体装置３の製造方法の説明において、第１の半導体装置１の製造方法と同一工程についてはその説明を簡略化し、図示を省略する。
まず、図２Ａ〜図２Ｅと同様の工程を経て、第１の貫通孔１４ａの内部のうち、第１の銅１５ａの上面上に空間２２を形成する。
すなわち、はじめに、予め下層配線１１が形成された半導体基板２の上面上に第１の絶縁膜１２ａおよび第１のエッチングストッパ膜１２ｃをこの順に形成し、第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａに、下層配線１１が露出するように第１の貫通孔１４ａを形成する（図２Ａ、図２Ｂ）。
そして、形成された第１の貫通孔１４ａに第２のバリアメタル１５ｄおよび第１の銅１５ａを埋め込み（図２Ｃ、図２Ｄ）、ウェットエッチングによって第１の銅１５ａの上層を除去し、第１の貫通孔１４ａの内部に空間２２を形成する（図２Ｅ）。
次に、図４Ａに示すように、第１のエッチングストッパ膜１２ｃの上面上に、犠牲層としての第１のバリアメタル３５ｃを、これが第１の銅１５ａの上層を除去することによって第１の貫通孔１４ａの内部に生じた空間２２（図２Ｅ）を埋めるように形成する。そして、ＣＭＰ法によって第１のエッチングストッパ膜１２ｃ上の不要な第１のバリアメタル３５ｃを除去し、第１のバリアメタル３５ｃが局所的に露出した第１のエッチングストッパ膜１２ｃの上面を平坦化する。
ここで、本実施形態において、第１のバリアメタル３５ｃとしては、第１の実施形態において適用される第１のバリアメタル１５ｃと同様の金属材料が適用される。
続いて、図４Ｂに示すように、第１のバリアメタル３５ｃが露出した第１のエッチングストッパ膜１２ｃの上面上に第２のエッチングストッパ膜１２ｄおよび第２の絶縁膜１２ｂをこの順に形成する。さらに、第２の絶縁膜１２ｂの上面上に、所定の開口パターン２３ｏｐを有するハードマスク２３を形成する。なお、第１の実施形態と同様に、ハードマスク２３の開口パターン２３ｏｐは、第１の貫通孔１４ａの開口径ｒより大きい開口径Ｒを有しており、第１のバリアメタル３５ｃの上方に設けられる。
次に、図４Ｃに示すように、ハードマスク２３を利用して、第２の絶縁膜１２ｂ、第２のエッチングストッパ膜１２ｄ、第１のエッチングストッパ膜１２ｃ、および第１の絶縁膜１２ａを、ＥＲＢＭ＞ＥＲＩとなるエッチング条件（例えば塩素系のガスとフッ素系のガスとの混合ガスを用いたＲＩＥ）により除去し、第２の貫通孔１４ｂを形成する。第２の貫通孔１４ｂを形成するためのエッチングは、第１の貫通孔１４ａに埋め込まれた第１の銅１５ａの上面が第２の貫通孔１４ｂ内に露出されるまで行われる。
なお、第２の貫通孔１４ｂを形成するためのエッチングは、第１のバリアメタル３５ｃが全て除去されず、その一部が第１の銅１５ａの上面上に残存するように行われてもよい。
このエッチング時において、第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａを除去するとき、犠牲層としての第１のバリアメタル３５ｃの少なくとも一部も除去される。ここで、第１のバリアメタル３５ｃは、ＥＲＢＭ≧ＥＲＩとなるような金属によって構成されており、ＥＲＢＭ＞ＥＲＩとなるようなエッチング条件で第２の貫通孔１４ｂをエッチングにより形成する。したがって、第１の貫通孔１４ａを埋め込んだ第１の銅１５ａまたは第１のバリアメタル３５ｃが、第２の貫通孔１４ｂの内部に凸状に突出することが抑制され、第１の銅１５ａまたは第１のバリアメタル３５ｃの上面は、第１の絶縁膜１２ａの上面から下方に形成され、第２の貫通孔１４ｂからは、凹状の面Ｓ´が露出される。
このように、第２の貫通孔１４ｂからは凹状の面Ｓ´が露出されるため、銅が凸状に突出する場合と比較して、第２の貫通孔１４ｂ内に銅を隙間なく埋め込むことが容易になる。このため、次の工程において、第２の貫通孔１４ｂの内部に第３のバリアメタル３５ｅおよび第２の銅３５ｂを埋め込んだときに、第２の貫通孔１４ｂの内部に空間が形成されることが抑制される。
次に、図４Ｄに示すように、第２の絶縁膜１２ｂの上面上に第３のバリアメタル３５ｅおよび第２の銅３５ｂを、これらが第２の貫通孔１４ｂ内に埋め込まれるように形成する。続いて、図４Ｅに示すように、ＣＭＰ法によって第２の絶縁膜１２ｂ上の不要な第３のバリアメタル３５ｅおよび第２の銅３５ｂを除去し、第３のバリアメタル３５ｅおよび第２の銅３５ｂが局所的に露出した第２の絶縁膜１２ｂの上面を平坦化する。このようにして、第３のバリアメタル３５ｅおよび第２の銅３５ｂを、第２の貫通孔１４ｂのみに埋め込む。そして、層間絶縁層１２の貫通孔１４に接続配線３５が形成される。
このようにして接続配線３５を形成した後、第１の実施形態と同様に、接続配線３５の上面（第２の銅３５ｂの上面）上を含む第２の絶縁膜１２ｂの上面上に、接続配線３５の上面（第２の銅３５ｂの上面）に接するように、例えば銅によって構成される上層配線１３を形成する。これによって、図３に示す半導体装置３が製造される。
以上に説明したように、第３の実施形態に係る半導体装置３の製造方法によれば、第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａに設けられた第１の貫通孔１４ａの上部に、ＥＲＢＭ≧ＥＲＩとなるような第１のバリアメタル３５ｃを形成する。そして、このような第１のバリアメタル３５ｃが形成されている状態で、ＥＲＢＭ＞ＥＲＩとなるようなエッチング条件で第２の貫通孔１４ｂをエッチングにより形成する。したがって、第２の貫通孔１４ｂからは凹状の面Ｓ´を露出させることができ、このような凹状の面Ｓ´が露出した第２の貫通孔１４ｂの内部に、第３のバリアメタル３５ｅおよび第２の銅３５ｂを埋め込むことができる。この結果、形成される接続配線３５に空間が含まれることが抑制され、信頼性に優れた接続配線３５を形成することができ、信頼性に優れた半導体装置３を製造することができる。
さらに、第３の実施形態に係る半導体装置３の製造方法によれば、第１のエッチングストッパ膜１２ｃおよび第１の絶縁膜１２ａより早いエッチングレートとなる材料であれば、第１のバリアメタル３５ｃとして適用可能である。したがって、第１の実施形態に係る半導体装置１の製造方法において適用される第１のバリアメタル１５ｃと比較して、第１のバリアメタル３５ｃとして適用可能な金属材料の種類を増やすことができ、また、エッチング条件に対する制限も緩和でき、半導体装置３の設計を容易にすることができる。
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、３・・・半導体装置
２・・・半導体基板
１０・・・多層配線層
１１・・・下層配線
１２・・・層間絶縁層
１２ａ・・・第１の絶縁膜
１２ｂ・・・第２の絶縁膜
１２ｃ・・・第１のエッチングストッパ膜
１２ｄ・・・第２のエッチングストッパ膜
１３・・・上層配線
１３ａ・・・主配線
１３ｂ・・・第４のバリアメタル
１４・・・貫通孔
１４ａ・・・第１の貫通孔
１４ｂ・・・第２の貫通孔
１５、３５・・・接続配線
１５ａ・・・第１の銅
１５ｂ、３５ｂ・・・第２の銅
１５ｃ、３５ｃ・・・第１のバリアメタル
１５ｄ・・・第２のバリアメタル
１５ｅ、３５ｅ・・・第３のバリアメタル
２１・・・ハードマスク
２２・・・空間
２３・・・ハードマスク
２３ｏｐ・・・開口パターン

Claims (5)

  1. 半導体基板上に設けられた第１の絶縁膜に第１の貫通孔を形成し、
    前記第１の貫通孔に第１の銅、および前記第１の絶縁膜のエッチングレート以上となる第１のバリアメタル、をこの順で埋め込み、
    前記第１のバリアメタル上および前記第１の絶縁膜上に第２の絶縁膜を形成し、
    前記第１のバリアメタル上の前記第２の絶縁膜、前記第１のバリアメタル、および前記第１のバリアメタルの周囲の前記第１の絶縁膜、をエッチングによって除去することにより、第２の貫通孔を形成し、
    前記第２の貫通孔に第２の銅を埋め込む、
    半導体装置の製造方法。
  2. 前記第１の貫通孔に前記第１の銅を埋め込んだ後、前記第１の貫通孔に埋め込まれた前記第１の銅の上層を除去し、
    前記第１の銅の上層が除去されることによって生じた前記第１の貫通孔内の空間に、前記第１のバリアメタルを埋め込む、
    請求項１に記載の半導体装置の製造方法。
  3. 前記第１のバリアメタルは、窒化タンタルまたはタンタルによって構成される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１の絶縁膜に前記第１の貫通孔を形成した後、前記第１の貫通孔の側壁上に第２のバリアメタルを形成し、
    前記第２のバリアメタルが形成された前記第１の貫通孔に、前記第１の銅および前記第１のバリアメタルをこの順で埋め込む、
    請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 半導体基板上に第１の絶縁膜および第１のエッチングストッパ膜をこの順に形成し、
    前記第１のエッチングストッパ膜および前記第１の絶縁膜に第１の貫通孔を形成し、
    前記第１の貫通孔に第１の銅、および前記第１のエッチングストッパ膜および前記第１の絶縁膜のエッチングレート以上となる第１のバリアメタル、をこの順で埋め込み、
    前記第１のバリアメタル上および前記第１のエッチングストッパ膜上に第２の絶縁膜を形成し、
    前記第１のバリアメタル上の前記第２の絶縁膜、前記第１のバリアメタル、および前記第１のバリアメタルの周囲の前記第１のエッチングストッパ膜および前記第１の絶縁膜、をエッチングによって除去することにより、第２の貫通孔を形成し、
    前記第２の貫通孔に第２の銅を埋め込む、
    半導体装置の製造方法。
JP2015179720A 2015-09-11 2015-09-11 半導体装置の製造方法 Pending JP2017055055A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015179720A JP2017055055A (ja) 2015-09-11 2015-09-11 半導体装置の製造方法
CN201610772464.3A CN106531687A (zh) 2015-09-11 2016-08-30 半导体装置的制造方法
US15/254,314 US20170076958A1 (en) 2015-09-11 2016-09-01 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015179720A JP2017055055A (ja) 2015-09-11 2015-09-11 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2017055055A true JP2017055055A (ja) 2017-03-16

Family

ID=58259981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015179720A Pending JP2017055055A (ja) 2015-09-11 2015-09-11 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20170076958A1 (ja)
JP (1) JP2017055055A (ja)
CN (1) CN106531687A (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5011580A (en) * 1989-10-24 1991-04-30 Microelectronics And Computer Technology Corporation Method of reworking an electrical multilayer interconnect
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
US6611060B1 (en) * 1999-10-04 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having a damascene type wiring layer
US6274499B1 (en) * 1999-11-19 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to avoid copper contamination during copper etching and CMP
US7157366B2 (en) * 2002-04-02 2007-01-02 Samsung Electronics Co., Ltd. Method of forming metal interconnection layer of semiconductor device
US8853095B1 (en) * 2013-05-30 2014-10-07 International Business Machines Corporation Hybrid hard mask for damascene and dual damascene

Also Published As

Publication number Publication date
US20170076958A1 (en) 2017-03-16
CN106531687A (zh) 2017-03-22

Similar Documents

Publication Publication Date Title
JP6568994B2 (ja) 半導体装置及びその製造方法
US8872304B2 (en) Semiconductor device and method of manufacturing the same
US8927413B2 (en) Semiconductor structure and semiconductor fabricating process for the same
US9466525B2 (en) Interconnect structures comprising flexible buffer layers
JP2010080774A (ja) 半導体装置
JP4231055B2 (ja) 半導体装置及びその製造方法
TW201626461A (zh) 自對準通孔流程
JPWO2004088745A1 (ja) 半導体装置
JP2006019401A (ja) 半導体装置及びその製造方法
JP2007173761A (ja) 半導体素子の製造方法
JP5917321B2 (ja) 半導体装置及びその製造方法
JP2006216964A (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP2012134422A (ja) 半導体装置及びその製造方法
JP2017055055A (ja) 半導体装置の製造方法
CN107305881B (zh) 半导体结构及其制造方法
JP2010080773A (ja) 半導体装置
JP2009016619A (ja) 半導体装置及びその製造方法
KR100607363B1 (ko) 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법
JP2010171291A (ja) 半導体装置および半導体装置の製造方法
JP2007184347A (ja) 半導体装置およびその製造方法
JP2009038080A (ja) 半導体装置及びその製造方法
JP2012064713A (ja) 半導体装置の製造方法
KR100835423B1 (ko) 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법
JP5424551B2 (ja) 半導体装置
KR100776141B1 (ko) 반도체 장치의 금속 배선 형성 방법