JP2009038080A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】微細化による配線のＥＭ耐性の劣化を抑制することができる構造を備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０の絶縁膜１１に形成され、上面に凹部１２ｃを有する第１の配線１２ｂと、絶縁膜１１及び第１の配線１２ｂの上に形成され、凹部１２ｃを露出すると共に側壁が順テーパー形状の接続孔１４ｃと配線溝１４ｂとを有する第２の絶縁膜１４と、接続孔１４ｃ及び凹部１２ｃに埋め込まれ、第１の配線１２ｂと接続するビア１９ｂと、配線溝１４ｂに形成され、ビア１９ｂと接続する第２の配線１９ａとを備える。
【選択図】図４

Description

本発明は、高信頼性配線を有する半導体装置に関し、詳しくはデュアルダマシン法による配線形成技術に関する。

従来、シリコンよりなる半導体基板上に形成されたＬＳＩの配線材料としてはアルミニウムが主に使用されてきたが、近年、半導体集積回路の高集積化及び高速化のために、アルミニウムよりも低抵抗であると共に、高エレクトロマイグレーション（ＥＭ）耐性を有する銅が配線材料として注目されている。銅材料はドライエッチングが困難であるため、絶縁膜にあらかじめ配線用の溝と接続孔を形成し、金属を埋め込んだ後に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって配線用の溝と接続孔の外部の金属を除去することにより配線を形成する方法（デュアルダマシン法）が提案されている。

以下、ダマシン法を用いた従来の銅配線形成方法について、図８（ａ）〜（ｄ）を参照しながら説明する（例えば、特開平２０００−３２３５７１号公報）。

図８（ａ）〜（ｄ）は、従来の銅配線形成方法を工程順に説明する要部断面図である。

まず、図８（ａ）に示すように、基板１００の上に絶縁膜１０１を形成した後、ダマシン法を用いて、絶縁膜１０１に設けた配線溝１０１ａの側壁及び底部にバリアメタル膜１０２ａを備えた銅膜よりなる第１の配線１０２ｂを形成する。続いて、絶縁膜１０１、バリアメタル膜１０２ａ及び第１の配線１０２ｂの上に、ライナー膜１０３及び絶縁膜１０４を順に形成する。続いて、リソグラフィー及びエッチング技術を用いて、ライナー膜１０３及び絶縁膜１０４を貫通して第１の配線１０２ｂを露出する接続孔１０４ａを形成した後に、絶縁膜１０４に該接続孔１０４ａと連通する配線溝１０４ｂを形成する。続いて、絶縁膜１０４の上、並びに接続孔１０４ａ及び配線溝１０４ｂの各底部及び側壁にバリアメタル膜１０５を形成する。

次に、図８（ｂ）に示すように、例えばＡｒスパッタエッチ等によるエッチバックにより、接続孔１０４ａの底部のバリアメタル膜１０５を除去する。このとき、配線溝１０４ｂの底部及び絶縁膜１０４の上部のバリアメタル膜１０５も同時に除去される。

次に、図８（ｃ）に示すように、配線溝１０４ｂ及び接続孔１０４ａの内部を含む半導体基板１００の全面にバリアメタル膜１０６を形成する。

次に、図８（ｄ）に示すように、バリアメタル膜１０６の上に、電解めっき法に用いるシード層としての銅膜（図示せず）を形成した後、電解めっき法により、配線溝１０４ｂ及び接続孔１０４ｂの内部を銅膜によって埋め込む。続いて、ＣＭＰにより、配線溝１０４ｂ及び接続孔１０４ｂの外部に存在している銅膜１０７及びバリアメタル膜１０６を除去することにより、側壁にバリアメタル膜１０５を備えると共に側壁及び底部にバリアメタル膜１０６を備えた銅膜よりなる第２の配線１０７ａ及びビア１０７ｂを形成する。
特開平２０００−３２３５７１号公報

しかしながら、微細化と共に接続孔の開口径又は配線幅が小さくなり、配線の信頼性が劣化しているという問題がある。具体的には、電流が流れることによって配線にボイドが形成されるエレクトロマイグレーション耐性（ＥＭ耐性）が劣化している。

前記に鑑み、本発明の目的は、微細化による配線のＥＭ耐性の劣化を抑制することができる構造を備えた半導体装置及びその製造方法を提供することである。

前記の目的を達成するため、本発明の一形態に係る半導体装置は、半導体基板上の第１の絶縁膜に形成され、上面に凹部を有する第１の配線と、第１の絶縁膜及び第１の配線の上に形成され、凹部を露出すると共に側壁が順テーパー形状の接続孔と接続孔に連通する配線溝とを有する第２の絶縁膜と、接続孔及び凹部に埋め込まれ、第１の配線と接続するビアと、配線溝に形成され、ビアと接続する第２の配線とを備える。

本発明の一形態に係る半導体装置において、接続孔の側壁における順テーパー形状のテーパー角度は、７０°以上であって且つ８６°以下である。

本発明の一形態に係る半導体装置において、接続孔における第１の配線の上面で切り取られる断面の面積Ｓ１と、接続孔における第２の配線の下面で切り取られる断面の面積Ｓ２とは、下記の関係式Ｓ２／Ｓ１≧１．３を満たす。

本発明の一形態に係る半導体装置において、ビアは、接続孔の側壁のみにバリアメタル膜を備えている。

本発明の第１の形態に係る半導体装置の製造方法は、半導体基板上の第１の絶縁膜に第１の配線を形成する工程と、第１の絶縁膜及び第１の配線の上に第２の絶縁膜を形成する工程と、第２の絶縁膜に第１の配線を露出する接続孔を形成する工程と、第２の絶縁膜に接続孔と連通する配線溝を形成する工程と、接続孔の底部及び側壁、並びに配線溝の底部及び側壁にバリアメタル膜を形成する工程と、接続孔の底部に存在しているバリアメタル膜を除去すると共に、第１の配線の上面に凹部を形成する工程と、凹部及び接続孔に第１の配線に接続するビアを形成すると共に、配線溝にビアと接続する第２の配線を形成する工程とを備え、接続孔を形成する工程は、接続孔の形成と同時に、側壁を順テーパー形状にする工程を含む。

本発明の第２の形態に係る半導体装置の製造方法は、半導体基板上の第１の絶縁膜に第１の配線を形成する工程と、第１の絶縁膜及び第１の配線の上に第２の絶縁膜を形成する工程と、第２の絶縁膜に第１の配線を露出する接続孔を形成する工程と、第２の絶縁膜に接続孔と連通する配線溝を形成する工程と、配線溝を形成する工程の後に、接続孔の側壁を順テーパー形状にする工程と、接続孔の底部及び側壁、並びに配線溝の底部及び側壁にバリアメタル膜を形成する工程と、接続孔の底部に存在しているバリアメタル膜を除去すると共に、第１の配線の上面に凹部を形成する工程と、凹部及び接続孔に第１の配線に接続するビアを形成すると共に、配線溝にビアと接続する第２の配線を形成する工程とを備える。

本発明の第２の形態に係る半導体装置の製造方法において、第１の配線を形成する工程と第２の絶縁膜を形成する工程との間に、第１の絶縁膜及び第１の配線の上にライナー膜を形成する工程をさらに備え、接続孔を形成する工程は、第１の配線を露出させずに、ライナー膜の上面を露出させる工程であり、接続孔の側壁を順テーパー形状にする工程は、ライナー膜を貫通することにより、第１の配線を露出する接続孔を形成する工程を含む。

本発明によると、配線のＥＭ耐性の劣化を抑制することができる構造を備えた半導体装置及びその製造方法を提供できる。

以下、本発明の各実施形態に係る半導体装置及びその製造方法を説明する前に、本発明に係るＥＭ耐性の劣化の抑制という目的を達成するために到達した技術的思想について、図１（ａ）及び（ｂ）並びに図２（ａ）及び（ｂ）を参照しながら説明する。

図１（ａ）及び（ｂ）は、本発明の技術的思想を説明するための半導体装置の構造を示す要部断面図であって、（ａ）は比較例としての従来技術に係るものであり、（ｂ）は本発明の技術的思想に係るものである。また、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の技術的思想を説明するための半導体装置の製造方法を示す要部工程断面図であって、図２（ａ）〜（ｃ）は図１（ａ）の構造に対応する比較例としての従来技術に係るものであり、図３（ａ）〜（ｃ）は図１（ｂ）の構造に対応する本発明の技術的思想に係るものである。

まず、図１（ａ）及び（ｂ）に共通する構造として、半導体基板２０上の絶縁膜２１の配線溝２１ａには、側壁及び底部にバリアメタル膜２２ａを備えた銅膜よりなる第１の配線２２ｂが形成されており、該絶縁膜２１及び第１の配線２２ｂの上には、ライナー膜２３及び絶縁膜２４が順に形成されている。ライナー膜２３及び絶縁膜２４には、第１の配線２２ｂを露出する接続孔（ビアホール）２４ａ及び該接続孔２４ａと連通する配線溝２４ｂが形成されている。接続孔２４ａ及び配線溝２４ｂの各底部及び側壁にはバリアメタル膜２５が形成されており、該バリアメタル膜２５の上には、接続孔２４ａ及び配線溝２４ｂを埋め込むように銅膜が充填されている。このように、側壁及び底部にバリアメタル膜２５を備えた銅膜よりなる第２の配線２６ａ及びビア２６ｂが形成されている。

ここで、ＥＭ耐性の劣化は、従来に係る図１（ａ）に示すように、第１の配線２２ｂ、プラグ２６ｂ及び第２の配線２６ａに電流が流れた際に、接続孔２４ａの底部において電流密度が大きくなることで（１Ａ）、その部分での電流よる銅原子のマイグレーションが加速されて生じる。

そこで、本件発明者らが種々の検討を加えた結果、本発明に係る図１（ｂ）に示すように、第１の配線２２ｂにおけるプラグ２６ｂが接続する箇所に凹部２２ｃを形成することにより、すなわち、接続孔２４ａの底部を第１の配線２２ｂ内に掘り込むことにより、接続孔２４ａの底部と第１の配線２２ｂとの接触面積を大きくすることができるため、接続孔２４ａの底部における電流密度を緩和し（１Ｂ）、電流よる銅原子のマイグレーションを抑制できるということを見出した。

この場合に、接続孔２４ａの底部を第１の配線２２ｂ内に堀り込む方法をさらに検討したところ、従来に係る図２（ａ）〜（ｃ）に示すように、バリアメタル膜２５の堆積中にエッチバック処理することにより（図２（ｂ）参照）、接続孔２４ａの底部を掘り下げて第１の配線２２ｂに凹部２２ｃを形成する方法では、単純にエッチバックの時間を長くすると、配線溝２４ｂの底部もエッチングが進んで、凹部２２ｃが形成される一方で配線溝２４ｂの底部に凹凸部２Ａが形成されてしまう（図２（ｃ）参照）。このように、配線溝２４ｂの底部に凹凸部２Ａが形成されると、配線溝２４ｂに形成される第２の配線２６ｂのＥＭ耐性が劣化してしまう。

そこで、本件発明者らは、本発明に係る図３（ａ）〜（ｃ）に示すように、側壁にテーパー形状（テーパー角度θ）を持たせた接続孔２４ｃを形成することにより、エッチバック処理において、半導体基板２０に対して垂直に入射するエッチング粒子の成分ａとは別に、順テーパー形状を持つ側壁部で反射するエッチング粒子の成分ｂによって、接続孔２４ｃの底部をさらにエッチングする効果があることを見出した（図３（ｂ）参照）。これにより、エッチング速度は、配線溝２４ｂの底部に比べて、側壁に順テーパー形状を持つ接続孔２４ｃの底部において大きくなるため、配線溝２４ｂの底部における絶縁膜２４にダメージを与えることなく、接続孔２４ｃの底部を第１の配線２２ｂ内に掘り込んで凹部２２ｃを形成することができる（図３（ｃ）参照）。例えば、接続孔２４ｃの底部の面積に対して２倍の面積を有する上部の開口径を有する接続孔２４ｃが形成されている場合には、接続孔２４ｃの底部におけるエッチング量は、接続孔２４ｃの上部におけるエッチング量の２倍になる。なお、本明細書及び特許請求の範囲の記載では、テーパー形状について言及するときは、半導体基板の下方側から上方側に見た形状を言うものとし、つまり、接続孔２４ｃの側壁のテーパー形状は、順テーパー形状である。

以上説明した通り、本件発明者らは、配線溝の底部にダメージを与えることなく、接続孔の底部における電流密度を緩和することで、ＥＭ耐性を向上させることができるという技術的思想を得るに到った。

以下に、上記本発明の技術的思想を具体化した半導体装置及びその製造方法について、第１及び第２の実施形態にて説明する。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図４を参照しながら説明する。

図４は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。

図４に示すように、半導体基板１０上の絶縁膜１１の配線溝１１ａには、側壁及び底部に例えばＴａＮ／Ｔａの積層構造（特に断らない限り、積層膜については成膜する順に記述するものとする。したがって、ＴａＮ／Ｔａは、ＴａＮを堆積後、その上にＴａ膜を堆積することを示している。）を有するバリアメタル膜１２ａを備え、例えばＣｕ又はＣｕ合金よりなる第１の配線１２ｂが形成されている。

絶縁膜１１、バリアメタル膜１２ａ及び第１の配線１２ｂの上には、第１の配線１２ｂの酸化を防止可能な例えばシリコン窒化膜（ＳｉＮ）又はＳｉＣＮ膜などよりなるライナー膜１３が形成されている。ライナー膜１３の上には、例えばＳｉＯＦ膜又はＳｉＯＣ膜よりなる絶縁膜１４が形成されている。ライナー膜１３及び絶縁膜１４には、第１の配線１２ｂを露出する接続孔１４ｃが形成されており、絶縁膜１４には、接続孔１４ｃと連通する配線溝１４ｂが形成されている。ここで、接続孔１４ｃの底部には、第１の配線１２ｂに掘り込まれた凹部１２ｃが形成されている。また、接続孔１４ｃは、側壁に順テーパー形状を有しており、この順テーパー形状のテーパー角度θ（半導体基板１０の主面に対して接続孔１４ｃの側壁がなす角度）は、７０°以上であって且つ８６°以下であることが好ましい。また、接続孔１４ｃの側壁は、順テーパー形状である場合に限定されるものではなく、接続孔１４ｃにおける第１の配線１２ｂで切り取られる面積（Ｓ１）と、接続孔１４ｃにおける第２の配線１２ｂで切り取られる面積（Ｓ２）と比率が、１．３以上で且つ３．０以下の範囲であることが好ましい。

接続孔１４ｃの側壁、並びに配線溝１４ｂの底部及び側壁には例えばＴａＮよりなるバリアメタル膜１６が形成されており、接続孔１４ｃ及び配線溝１４ｂの各底部及び側壁には例えばＴａよりなるバリアメタル膜１７が形成されている。バリアメタル膜１７の上には、接続孔１４ｃ、配線溝１４ｂ及び凹部１２ｃを埋め込むように、例えばＣｕ又はＣｕ合金よりなる第２の配線１９ａ及びビア１９ｂが形成されている。

以上の構造によると、接続孔１４ｃの底部に凹部１２ｃが形成されているため、接続孔１４ｃの底部と第１の配線１２ｂとの接触面積が大きくなり、接続孔１４ｃの底部における電流密度を緩和し、電流よる銅原子のマイグレーションを抑制してＥＭ耐性を向上できる。また、接続孔１４ｃの側壁が順テーパー形状であるため、接続孔１４ｃの底部に凹部１２ｃを形成する際に、配線溝１４ｂの底部にダメージを与えることがない。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、並びに図７（ａ）及び（ｂ）を参照しながら説明する。

図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。また、図７（ａ）は、上記図６（ｂ）の工程に対応するエッチング粒子の動きを模式的に示した要部工程断面図であり、図７（ｂ）は、上記図７（ａ）に対する比較例としての構造におけるエッチング粒子の動きを模式的に示した要部工程断面図である。

まず、図５（ａ）に示すように、半導体基板１０の上に絶縁膜１１を形成した後、ダマシン法を用いることで、絶縁膜１１に設けた配線溝１１ａの側壁及び底部に例えばＴａＮ／Ｔａの積層構造を有するバリアメタル膜１２ａを備え、例えばＣｕ又はＣｕ合金よりなる第１の配線１２ｂを形成する。続いて、絶縁膜１１、バリアメタル膜１２ａ及び第１の配線１２ｂの上に、第１の配線１２ｂの酸化を防止するために、例えばシリコン窒化膜（ＳｉＮ）又はＳｉＣＮ膜などよりなるライナー膜１３を形成する。続いて、ライナー膜１３の上に、該ライナー膜１３及び後述の絶縁膜１５よりも誘電率の小さい例えばＳｉＯＦ膜又はＳｉＯＣ膜などよりなる絶縁膜１４を形成した後、該絶縁膜１４の上に、例えばＳｉＯ_２ 膜などよりなる絶縁膜１５を形成する。続いて、リソグラフィー及びエッチング技術を用いて、絶縁膜１５及び絶縁膜１４を貫通してライナー膜１３を露出する接続孔１４ａを形成する。

次に、図５（ｂ）に示すように、リソグラフィー及びエッチング技術を用いて、絶縁膜１４及び絶縁膜１５に、接続孔１４ａと連通する配線溝１４ｂを形成する。この工程では、レジストを除去するためのアッシング処理又は洗浄処理によって第１の配線１２ｂのＣｕがダメージを受けないように、接続孔１４ａの底部に露出するライナー膜１３が残存するように行う。例えば、接続孔１４ａの底部にレジスト材料を充填することで、配線溝１４ｂを形成するエッチングの際にライナー膜１３がエッチングされることを防止する方法を用いればよい。

次に、図５（ｃ）に示すように、ドライエッチングによって、全面エッチバックでライナー膜１３を除去することにより、同時に、側壁が順テーバー形状（テーバー角度θ）の接続孔１４ｃが絶縁膜１４に形成される。この工程では、絶縁膜１４の上に、該絶縁膜１４に比べてエッチング耐性の強い絶縁膜１５が存在しているので、配線溝１４ｂには順テーパー形状が形成されにくい。

次に、図６（ａ）に示すように、絶縁膜１５の上、並びに接続孔１４ｃ及び配線溝１４ｂの各底部及び側壁に例えばＴａＮよりなるバリアメタル膜１６を形成する。なお、必要に応じて、バリアメタル膜１６の堆積前に、接続孔１４ｃの底部をクリーニングしてもよい。

次に、図６（ｂ）に示すように、Ａｒスパッタエッチングにより、バリアメタル膜１６の全面をエッチバックする。ここで、Ａｒイオンは、基板バイアスにより、半導体基板１０の主面に対してほぼ垂直に飛んできて、衝突時に被エッチング膜をエッチングする。本実施形態では、接続孔１４ｃの側壁が順テーパー形状であるので、図７（ａ）に示すように、Ａｒイオンには、接続孔１４ｃの底部７Ａを直接エッチングする成分ａと、接続孔１４ｃの側壁で反射した後に底部７Ａをエッチングする成分ｂとが存在する。したがって、上述した本発明の技術的思想の説明の通り、エッチング速度は、平坦な配線溝１４ｂの底部７Ｂに比べて、接続孔１４ｃの底部７Ａにおいて大きくなる。このエッチング速度差を利用して、配線溝１４ｂの底部にダメージを与えることなく、接続孔１４ｃの底部をエッチングして第１の配線１２ｂに凹部１２ｃを形成することができる（図６（ｂ）参照）。これに対し、図７（ｂ）の比較例の要部断面図に示すように、側壁が垂直形状の接続孔１４ａである場合には、ＡｒスパッタエッチングにおけるＡｒイオンには、接続孔１４ａの底部７Ａを直接エッチングする成分ａのみしか存在しないため、エッチング速度は、接続孔１４ａの底部７Ａと配線溝１４ｂの底部７Ｂとでほぼ同じである。このため、接続孔１４ａの底部を掘り下げて第１の配線２２ｂに凹部を形成すると、上述した図２（ｃ）に示すように、配線溝１４ｂの底部もエッチングされてしまって凸凹部が形成されてしまい、凹凸部が大きくなると、後述する第２の配線１９ａのＥＭ耐性は著しく劣化してしまう。

次に、図６（ｃ）に示すように、凹部１２ｃの内部及びバリアメタル膜１６の上に、例えばＴａ膜よりなるバリアメタル膜１７を形成した後に、バリアメタル膜１７の上に、電解めっき法に用いるシード層としての銅膜１８を形成する。

その後、電解めっき法により、配線溝１４ｂ、接続孔１４ｃ及び凹部１２ｃの内部を銅膜によって埋め込む。続いて、アニール処理によって埋め込まれた銅膜を安定化させた後に、ＣＭＰにより、配線溝１４ｂ及び接続孔１４ｃの外部に存在している銅膜、バリアメタル膜１６、バリアメタル膜１７、及び絶縁膜１５を除去することにより、上述の図４に示すように、例えばＣｕ又はＣｕ合金よりなる第２の配線１９ａ及びビア１９ｂが形成される。

なお、本実施形態では、側壁が垂直形状の接続孔１４ａと配線溝１４ｂとを形成した後に、接続孔１４ａの側壁に順テーパー形状を持たせる場合について説明したが、このようにするのは、接続孔の形成と同時に側壁に順テーパー形状を持たせると、接続孔と第２の配線１９ａとがショートする可能性が高くなるためである。したがって、接続孔と第２の配線１９ａとの間隔が確保できる場合は、接続孔の形成と同時に順テーパー形状を持たせるようにしてもよい。

以上説明したように、本発明は、高信頼性を有する微細配線形成等に有用である。

（ａ）及び（ｂ）は、本発明の技術的思想を説明するための半導体装置の構造を示す要部断面図であって、（ａ）は比較例としての従来技術に係る図であり、（ｂ）は本発明の技術的思想に係る図である。 （ａ）〜（ｃ）は、本発明の技術的思想を説明するための半導体装置の製造方法を示す要部工程断面図であって、図１（ａ）の構造に対応する比較例としての従来技術に係る図である。 （ａ）〜（ｃ）は、本発明の技術的思想を説明するための半導体装置の製造方法を示す要部工程断面図であって、図１（ｂ）の構造に対応する比較例としての従来技術に係る図である。 本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。 （ａ）は上記図６（ｂ）の工程に対応するエッチング粒子の動きを模式的に示した要部工程断面図であり、（ｂ）は上記図７（ａ）に対する比較例としての構造におけるエッチング粒子の動きを模式的に示した要部工程断面図である。 （ａ）〜（ｄ）は、従来の配線形成技術を説明する要部工程断面図である。

符号の説明

１０、２０ 半導体基板
１１、２１ 絶縁膜
１１ａ、２１ａ 配線溝
１２ａ、２２ａ バリアメタル膜
１２ｂ、２２ｂ 第１の配線
１２ｃ、２２ｃ 凹部
１３、２３ ライナー膜
１４、２４ 絶縁膜
１４ａ、１４ｃ、２４ａ、２４ｃ 接続孔
１４ｂ、２４ｂ 配線溝
１５ 絶縁膜
１６、２５ バリアメタル膜
１７ バリアメタル膜
１８ シード層
１９ａ、２６ａ 第２の配線
１９ｂ、２６ｂ ビア

Claims (7)

1. 半導体基板上の第１の絶縁膜に形成され、上面に凹部を有する第１の配線と、
   前記第１の絶縁膜及び第１の配線の上に形成され、前記凹部を露出すると共に側壁が順テーパー形状の接続孔と前記接続孔に連通する配線溝とを有する第２の絶縁膜と、
   前記接続孔及び前記凹部に埋め込まれ、前記第１の配線と接続するビアと、
   前記配線溝に形成され、前記ビアと接続する第２の配線とを備える、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記接続孔の側壁における順テーパー形状のテーパー角度は、７０°以上であって且つ８６°以下である、半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記接続孔における前記第１の配線の上面で切り取られる断面の面積Ｓ１と、前記接続孔における前記第２の配線の下面で切り取られる断面の面積Ｓ２とは、下記の関係式
   Ｓ２／Ｓ１≧１．３
   を満たす、半導体装置。
4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
   前記ビアは、前記接続孔の側壁のみにバリアメタル膜を備えている、半導体装置。
5. 半導体基板上の第１の絶縁膜に第１の配線を形成する工程と、
   前記第１の絶縁膜及び第１の配線の上に第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜に前記第１の配線を露出する接続孔を形成する工程と、
   前記第２の絶縁膜に前記接続孔と連通する配線溝を形成する工程と、
   前記接続孔の底部及び側壁、並びに前記配線溝の底部及び側壁にバリアメタル膜を形成する工程と、
   前記接続孔の底部に存在している前記バリアメタル膜を除去すると共に、前記第１の配線の上面に凹部を形成する工程と、
   前記凹部及び前記接続孔に前記第１の配線に接続するビアを形成すると共に、前記配線溝に前記ビアと接続する第２の配線を形成する工程とを備え、
   前記接続孔を形成する工程は、前記接続孔の形成と同時に、側壁を順テーパー形状にする工程を含む、半導体装置の製造方法。
6. 半導体基板上の第１の絶縁膜に第１の配線を形成する工程と、
   前記第１の絶縁膜及び第１の配線の上に第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜に前記第１の配線を露出する接続孔を形成する工程と、
   前記第２の絶縁膜に前記接続孔と連通する配線溝を形成する工程と、
   前記配線溝を形成する工程の後に、前記接続孔の側壁を順テーパー形状にする工程と、
   前記接続孔の底部及び側壁、並びに前記配線溝の底部及び側壁にバリアメタル膜を形成する工程と、
   前記接続孔の底部に存在している前記バリアメタル膜を除去すると共に、前記第１の配線の上面に凹部を形成する工程と、
   前記凹部及び前記接続孔に前記第１の配線に接続するビアを形成すると共に、前記配線溝に前記ビアと接続する第２の配線を形成する工程とを備える、半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記第１の配線を形成する工程と前記第２の絶縁膜を形成する工程との間に、
   前記第１の絶縁膜及び前記第１の配線の上にライナー膜を形成する工程をさらに備え、
   前記接続孔を形成する工程は、前記第１の配線を露出させずに、前記ライナー膜の上面を露出させる工程であり、
   前記接続孔の側壁を順テーパー形状にする工程は、前記ライナー膜を貫通することにより、前記第１の配線を露出する前記接続孔を形成する工程を含む、半導体装置の製造方法。

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