JP5838833B2 - 半導体装置の製造方法 - Google Patents
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Description
図1〜11は、実施の形態の半導体装置の製造方法を説明する工程断面図である。
まず、トランジスタ(図示せず)が形成された基板(例えば、Si基板)2を用意する。基板2の厚さは、例えば100〜750μmである。
次に図6に示すように、電解メッキにより、ビアホール14の途中まで、メッキ層(例えば、Cu層)22を成長する。メッキのための電流は、メッキ下地層18から供給される。
図7に示すように、成長が中断されたメッキ層22の成長面に、バリア材料層28をスパッタ法により形成する(この時、バリア材料層28は、基板2の上にも形成される。)。
次に、メッキ層22の成長を再開して、図10に示すように、ビアホール14をメッキ層22で埋める。すなわち、第1のメッキ工程で成長した第1のメッキ層の上に、第2のメッキ層を成長する。
次に、図11に示すように、マスク層12の上の絶縁膜16、メッキ下地層18、およびメッキ層22をCMP(Chemical Mechanical Polishing)により除去する。この時、マスク層12は、エッチングストップ層として機能する。次に、基板の裏面側をCMPにより研磨して、貫通電極(例えば、Through Silicon Via; TSV)34を形成する。
図13は、オーバハング20の下側におけるボイド(空洞)の発生を説明する図である。図13には、第2のバリア層30を形成せずに成長したメッキ層22aが示されている。
図16は、第2のバリア層30の形成位置決定に用いたサンプルの断面写真である。図16には、配線溝に形成したバリア材料層(例えば、Ta層)をスパッタエッチングした後の状態が示されている。図16中の白い部分が、バリア材料層である。
本実施の形態では、バリア材料層28の形成とそのスパッタエッチングは1回だけ行われる。しかし、バリア材料層28の形成とそのスパッタエッチングを2回以上行ってもよい。これにより、第2のバリア層30が厚くなるので、ボイドの成長がより効果的に抑制される。
基板上に所定のパターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして前記基板にビアホールを形成する工程と、
前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第1のバリア層と第1のシード層とを形成する工程と、
前記ビアホールの途中まで、第1のメッキ層を形成する工程と、
前記第1のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第2のバリア層を形成する工程と、
前記第2のバリア層上に、第2のメッキ層を形成する工程とを有する
半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記第2のバリア層を形成する工程では、前記バリア材料層の形成と前記スパッタエッチングとを繰り返すことを
特徴とする半導体装置の製造方法。
付記1又は2に半導体装置の製造方法において、
前記ビアホールを形成する工程において
前記ビアホールの内壁は前記マスク層の下に後退し、
前記メッキ下地層は、スパッタ法により形成され、
前記第1のメッキ層及び第2のメッキ層は、前記ビアホールの底から開口部に向かって成長することを
特徴とする半導体装置の製造方法。
付記1乃至3のいずれか1項に記載の半導体装置の製造方法において、
前記第1のメッキ層を形成する工程では、前記マスク層の裏面を覆う前記絶縁層と前記第1のメッキ層との間隔が10nm以上250nm以下になるまで、前記第1のメッキ層を形成することを
特徴とする半導体装置の製造方法。
付記1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記第2のバリア層を形成した後に、さらに前記メッキ層をスパッタエッチングして、前記第2のバリア層の上に第2のシード層を形成する工程を有することを
特徴とする半導体装置の製造方法。
付記1乃至5のいずれか1項に記載の半導体装置の製造方法において、さらに、
前記基板の裏面側を研磨して、貫通電極を形成する工程を有することを
特徴とする半導体装置の製造方法。
付記1乃至6のいずれか1項に記載の半導体装置の製造方法において、
前記基板は、トランジスタを有する半導体基板またはトランジスタと多層配線構造とを有する半導体基板であることを
特徴とする半導体装置の製造方法。
12・・・マスク層
14・・・ビアホール
16・・・絶縁層
18・・・メッキ下地層
20・・・オーバハング
22・・・メッキ層
28・・・バリア材料層
30・・・第2のバリア層
32・・・第2のシード層
34・・・貫通電極
36・・・ボイド
40・・・第1のバリア層
42・・・第1のシード層
48・・多層配線構造
Claims (4)
- 基板上に所定のパターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして前記基板に、前記マスク層によるオーバハングが一端に設けられ他端が塞がったビアホールを形成する工程と、
前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第1のバリア層と第1のシード層とを形成する工程と、
前記ビアホールの途中まで、第1のメッキ層を形成する工程と、
前記第1のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第2のバリア層を形成する工程と、
前記第2のバリア層上に、第2のメッキ層を形成する工程とを有する
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第2のバリア層を形成する工程では、前記バリア材料層の形成と前記スパッタエッチングとを繰り返すことを
特徴とする半導体装置の製造方法。 - 請求項1又は2に記載の半導体装置の製造方法において、
前記第1のメッキ層を形成する工程では、前記マスク層の裏面を覆う前記絶縁膜と前記第1のメッキ層との間隔が10nm以上250nm以下になるまで、前記第1のメッキ層を形成することを
特徴とする半導体装置の製造方法。 - 請求項1乃至3のいずれか1項に記載の半導体装置の製造方法において、
前記第2のバリア層を形成した後に、さらに前記第1のメッキ層をスパッタエッチングして、前記第2のバリア層の上に第2のシード層を形成する工程を有することを
特徴とする半導体装置の製造方法。
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