JP5838833B2

JP5838833B2 - 半導体装置の製造方法

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Publication number: JP5838833B2
Application number: JP2012017211A
Authority: JP
Inventors: 酒井　久弥; 久弥酒井
Original assignee: Fujitsu Semiconductor Ltd
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Filing date: 2012-01-30
Publication date: 2016-01-06
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Also published as: JP2013157476A

Description

本発明は、半導体装置の製造方法に関する。

基板に設けた貫通電極（例えば、Through Silicon Via）によってＩＣ（Integrated Circuit）チップを接続することで、３次元ＩＣを小型化および高速化することができる。

特開２００９−２５９８７６号公報

貫通電極は、ビアホールをメッキ層で満たすことで形成される。ビアホールに形成されたメッキ層は熱処理され、再結晶化が促進される。この再結晶化により、メッキ層の抵抗率が下がる。

しかし、メッキ層の熱処理には、ビアホールの開口部近傍でボイド（空洞）が発生するという問題がある。

上記の問題を解決するために、本方法の一観点によれば、基板上に所定のパターンを有するマスク層を形成する工程と、前記マスク層をマスクとして前記基板にビアホールを形成する工程と、前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第１のバリア層と第１のシード層とを形成する工程と、前記ビアホールの途中まで、第１のメッキ層を形成する工程と、前記第１のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第２のバリア層を形成する工程と、前記第２のバリア層上に、第２のメッキ層を形成する工程とを有する半導体装置の製造方法が提供される。

本方法によれば、メッキ層の熱処理による貫通電極のボイド発生が抑制される。

実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。実施の形態の半導体装置の製造方法を説明する工程断面図である。ビアホールのＲＩＥを説明する図である。オーバハング下側におけるボイド（空洞）の発生を説明する図である。メッキ下地層が形成されたオーバハング近傍の断面図である。メッキ下地層が形成されたオーバハング近傍の断面図である。第２のバリア層の形成位置決定に用いたサンプルの断面写真である。オーバハングの別の例を説明する図である。貫通電極が形成される別の基板を示す図である。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。

（１）製造方法
図１〜１１は、実施の形態の半導体装置の製造方法を説明する工程断面図である。

（i）ビアホールおよびメッキ下地層の形成（図１〜５）
まず、トランジスタ（図示せず）が形成された基板（例えば、Ｓｉ基板）２を用意する。基板２の厚さは、例えば１００〜７５０μｍである。

図１に示すように、基板２の上に、例えば厚さ５０〜２００ｎｍ程度（好ましくは、１００ｎｍ程度）のＳｉＣＮ層４と厚さ１００〜３００ｎｍのＳｉＯ_２層６（好ましくは、２００ｎｍ程度）を形成する。さらにＳｉＯ_２層６の上に、フォトリソグラフィ技術により、開口部８を有するレジスト（フォトレジスト）層１０を形成する。

次に、ＣＦ_４ガスを反応ガスとするＲＩＥ（Reactive Ion Etching）により、ＳｉＯ_２層６およびＳｉＣＮ層４をエッチングする。

これにより、図２に示すように、基板２の上に所定のパターンを有するマスク層（ＳｉＣＮ層）１２が形成される。マスク層１２は、開口部８ａが設けられたパターンを有している。

開口部８ａが形成された後、ＳＦ_６ガスを反応ガスとするＲＩＥを行い、図３に示すように、基板２にビアホール１４を形成する。ビアホール１４は、一端が塞がったブラインドビアホールである。

レジスト層１０およびＳｉＯ_２層６はＲＩＥの間に除去される。一方、マスク層１２は、エッチングされずに基板上に残る。このＲＩＥにより、図３に示すように、マスク層１２の開口部８ａよりやや大きい開口径を有するビアホール１４が形成される。

ビアホール１４の深さは、例えば５〜２５０μｍ（好ましくは、２００μｍ程度）である。ビアホール１４の開口径は、例えば０．５〜２５μｍ（好ましくは、２０μｍ程度）である。

図１２は、ビアホール１４のＲＩＥを説明する図である。図１２中の矢印は、ＲＩＥのエッチング速度を表している。

ＲＩＥの異方性により、基板２は、その表面に垂直な方向に選択的にエッチングされる。しかし僅かではあるが、基板２は、図１２に示すように、表面に平行な方向にもエッチングされる。このため、ビアホール１４の内壁がマスク層１２の下に後退する。その結果、図３に示すように、マスク層１２によるオーバハングが形成される。

次に、図４に示すように、ビアホール１４の内壁とマスク層１２の上に絶縁層（例えば、ＳｉＯ_２膜）１６を形成する。絶縁層１６は、例えばＴＥＯＳ（Tetraethyl Orthosilicate）を原料とするＰＡＣＶＤ（Plasma Assisted Chemical Vapour Deposition）により形成される。絶縁層１６の厚さは、例えば１００〜３００ｎｍ（好ましくは、２００ｎｍ程度）である。

その後、図５に示すように、絶縁層１６の表面に、第１のバリア層と第１のシード層とを有するメッキ下地層１８を、例えばスパッタ法により形成する。第１のバリア層は、ビアホール１４に形成されるメッキ層の構成元素（例えば、Ｃｕ）が基板２に拡散することを抑制する。第１のシード層は、メッキ液に電流を供給する。

ビアホール１４内のメッキ下地層は、スパッタ粒子（ターゲットからスパッタされた粒子）がビアホール１４に入射し、絶縁膜１６に付着することで形成される。この時、オーバハング２０は、ビアホール１４へ入射しようとするスパッタ粒子の進路を妨げる。このためオーバハング２０の下側（特に、ビアホール１４の開口部近傍）では、メッキ下地層１８が薄くなる。尚、図５では、オーバハング２０の下側に形成される薄いメッキ下地層１８は、省略されている（図６〜１３についても、同様）。

上述したように、メッキ下地層１８は、絶縁層１６上に形成された第１のバリア層と、第１のバリア層の上に形成された第１のシード層とを有している。

第１のバリア層は、例えば厚さ５０〜３００ｎｍ（好ましくは、２００ｎｍ程度）のＴａ膜である。さらに詳しく説明するならば、第１のバリア層は、好ましくは高融点金属（例えば、ＴａやＴｉ）またはその化合物（ＴａＮ、ＴｉＮ等）の単層膜（または、積層膜）である。第１のバリア層は、例えば高融点金属またはその化合物（合金を含む）のターゲットを、スパッタすることで形成される。

第１のシード層は、例えば厚さ２００〜１,０００ｎｍ（好ましくは、８００ｎｍ程度）のＣｕ層である。さらに詳しく説明するならば、第１のシード層は、例えば金属単体（例えば、Ｃｕ）またはその化合物（例えば、ＣｕＴｉ、ＣｕＡｌ）である。第１のシード層は、例えば金属単体またはその化合物（合金を含む）のターゲットを、スパッタすることで形成される。

第１のバリア層および第１のシード層は、同一真空装置内で真空を破らずに形成されることが好ましい。

（ii）第１のメッキ工程（図６）
次に図６に示すように、電解メッキにより、ビアホール１４の途中まで、メッキ層（例えば、Ｃｕ層）２２を成長する。メッキのための電流は、メッキ下地層１８から供給される。

メッキ層（第１のメッキ層）２２は、ビアホール１４の底から開口部に向かって成長する。このようなボトム・アップ成長は、拡散係数の小さいメッキ抑制剤と拡散係数が大きいメッキ促進剤とを、メッキ液（例えば、硫化銅水溶液）に添加することで達成される。

メッキ抑制剤は、例えばポリエチレン・グリコール（Polyethylene glycol）などの分子量の大きな鎖状高分子化合物である。メッキ抑制剤の平均分子量は、例えば１,０００〜１０,０００（好ましくは３,０００）である。

メッキ促進剤は、例えばスルホプロピル・ジスルフィド（Sulfopropyl disulfid）などの分子量の小さい硫黄含有高分子である。メッキ促進剤の平均分子量は、例えば１００〜３００（好ましくは、２００程度）である。メッキ液には、メッキ層を平坦化する平滑材を添加してもよい。平滑材は、例えばポリエチレンイミン（Polyethyleneimine）である。

メッキ抑制剤はシード層への金属イオンの吸着を妨げることで、メッキ層の成長を抑制する。一方、メッキ促進剤は、硫黄原子によりメッキ（金属イオンの還元反応）の活性エネルギーを低下させることで、メッキ層の成長を促進する。

拡散係数が大きいメッキ促進剤は主にビアホール１４の底に分布し、拡散係数が小さいメッキ抑制剤は主に基板表面およびビアホール１４の内壁に分布する。

これにより、ビアホール１４の底でメッキ層２２の成長が促進され、ビアホール１４の内壁および基板２の表面ではメッキ層２２の成長が抑制される。その結果、ビアホール１４の底から開口部に向かってメッキ層２２が成長する。

尚、基板２の表面およびビアホール１４の内壁にも、メッキ層は成長する。しかし、その速度は、ビアホール１４の底からの成長に比べると格段に遅い。

メッキ層２２の成長は、マスク層１２の裏面を覆う絶縁層１６と、ビアホール１４の底に対向するメッキ層２２の成長面（以下、メッキ層２２の成長面と呼ぶ）２４との間隔Ｄが、例えば１０ｎｍ以上２５０ｎｍ以下になるまで行う。

(iii)第２のバリア層の形成工程(図７〜９)
図７に示すように、成長が中断されたメッキ層２２の成長面に、バリア材料層２８をスパッタ法により形成する（この時、バリア材料層２８は、基板２の上にも形成される。）。

バリア材料層２８は、例えば厚さ５０〜２００ｎｍ（好ましくは、１００ｎｍ程度）のＴａ膜である。詳しく説明するならば、バリア材料層２８は、第１のバリア層と同様、好ましくは高融点金属（例えば、Ｔａ、Ｔｉ）またはその化合物（例えば、ＴａＮ、ＴｉＮ）の単層膜（または、積層膜）である。バリア材料層２８は、高融点金属またはその化合物（合金を含む）のターゲットをスパッタして形成する。

次に、バリア材料層２８をスパッタエッチングする。するとスパッタエッチングされた粒子（原子、イオン、クラスタ等）が、ビアホール１４の内壁及びマスク層１２の下面に付着する。これにより、図８に示すように、ビアホール１４の内壁およびマスク層１２の下面に第２のバリア層３０が形成される。詳しくは、第２のバリア層３０は、絶縁膜１６及びメッキ下地層１８を介して、ビアホール１４の内壁およびマスク層１２の下面に形成される。

スパッタエッチングは、例えばＩＣＰ（Inductively Coupled Plasma）装置やＣＣＰ（Capacitive Coupled Plasma)装置により行われる。スパッタガスは、例えばＡｒガスである。

バリア材料層２８が除去された後もスパッタエッチングを続行し、メッキ層２２の成長面を、例えば５０ｎｍ程度スパッタエッチングする。これにより、図９に示すように、第２のバリア層３０の上に第２のシード層３２が形成される。

第２のシード層３２の形成は、省略してもよい。しかし、第２のシード層３２を形成することで、基板上のシード層からビアホール内のメッキ層２２に至る経路の電気抵抗が小さくなる。このため第２のシード層３２を形成すると、メッキ層２２の成長が促進される。

（iv）第２のメッキ工程(図１０)
次に、メッキ層２２の成長を再開して、図１０に示すように、ビアホール１４をメッキ層２２で埋める。すなわち、第１のメッキ工程で成長した第１のメッキ層の上に、第２のメッキ層を成長する。

メッキ方法は、第１のメッキ工程と略同じである。したがって、メッキ層２２は、ボトム・アップする。これにより、第２のシード層３２を介して、第２のバリア層３０の上にメッキ層（第２のメッキ層）２２が成長する。

メッキ層２２の成長は、基板２を覆ったメッキ層の表面が略平坦になった時点で終了する。その後、メッキ層を例えば１００〜３５０℃で１〜６０分熱処理する。この熱処理によりメッキ層の再結晶化が促進され、メッキ層の抵抗率が低くなる。

（v）研磨工程（図１１）
次に、図１１に示すように、マスク層１２の上の絶縁膜１６、メッキ下地層１８、およびメッキ層２２をＣＭＰ（Chemical Mechanical Polishing）により除去する。この時、マスク層１２は、エッチングストップ層として機能する。次に、基板の裏面側をＣＭＰにより研磨して、貫通電極（例えば、Through Silicon Via; TSV）３４を形成する。

ところで以上の例では、絶縁層１６はＳｉＯ_２層である。しかし、絶縁膜１６は、ＳｉＮ層またはＳｉＣＮ層であってもよい。この場合、絶縁層１６が、エッチングストップ層となる。

（２）ボイドの抑制
図１３は、オーバハング２０の下側におけるボイド（空洞）の発生を説明する図である。図１３には、第２のバリア層３０を形成せずに成長したメッキ層２２ａが示されている。

第２のメッキ工程により、ビアホール１４はメッキ層２２ａで満たされる。しかしメッキ層２２ａを熱処理すると、図１３に示すように、オーバハング２０の下側にボイド３６が発生する。このようなボイド３６が発生すると、オーバハング２０の近傍で貫通電極３４（図１１参照）の断面積が狭くなる。このため貫通電極の抵抗が増加するので、ボイド３６の発生は好ましくない。ボイド３６は、再結晶化のための熱処理だけでなく、層間絶縁膜の形成等における加熱処理によっても発生し成長する。

図１４及び１５は、メッキ下地層１８が形成されたオーバハング近傍の断面図である。図１４には、走査電子線顕微鏡で撮影した断面のスケッチが示されている。図１５は、メッキ下地層１８が形成されたオーバハング近傍の概略図が示されている。

ビアホール内のメッキ下地層１８は、オーバハング２０の間を通り抜けたスパッタ粒子が、絶縁膜１６に付着することで形成される。

この時オーバハング２０は、ビアホール１４に入射しようとするスパッタ粒子の進路を妨げる。このため、オーバハング２０の下側３８（図１５参照）では、絶縁膜１６に付着するスパッタ粒子が減少し、図１４及び１５に示すように、メッキ下地層１８に含まれる第１のバリア層４０および第１のシード層４２が薄くなる。場合によっては、第１のバリア層４０が部分的に欠損し、穴が開くこともある（第１のシード層４２についても、同様）。

熱処理前のメッキ層には、多数のマイクロボイドが存在している。第１のバリア層４０（図１５参照）が薄くなった領域３８では、メッキ層の熱処理によりマイクロボイドが第１のバリア層４０を通り抜けて、第１のバリア層４０と絶縁膜１６の間に集まり結合する。このため、図１３に示すように、大きなボイド３６がオーバハング２０の下側に成長する。ボイド３６の形成は、第１のバリア層４０の厚さが２ｎｍ以下の場合に起こり易い。同様に、第１のバリア層４０に穴が開いている場合にも、この穴を通ってマイクロボイドがメッキ層２２と絶縁膜１６の間に集まり、ボイド３６が成長する。

本実施の形態では、図８に示すように、第１のバリア層の上に更に第２のバリア層３０を形成する。この第２のバリア層３０がマイクロボイドの移動を妨げるので、ボイド３６が形成され難くなる。

第２のバリア層３０の厚さとしは、３ｎｍ以上が好ましい。第２のバリア層３０の厚さが３ｎｍ以上であれば、マイクロボイドの通り抜けが効果的に阻止される。

図７に示すように、メッキ層上のバリア材料層２８はオーバハング２０の下側に形成される。この場合、第２のバリア層３０の形成位置（オーバハング２０の下面およびビアホール１４の内壁）とバリア材料層２８の間には障害物がない。このため第２のバリア層３０の厚さを３ｎｍ以上にすることは、容易である。

ところでオーバハング２０の下側の領域３８（図１５参照）では、第１のシード層４２も薄くなる。また僅かではあるが、第１のシード層４２はメッキ液に溶解する。このため、第１のシード層４２は更に薄くなる。

すると第１のシード層４２の抵抗値が大きくなり、メッキ層２２の成長が遅くなる。しかし、本実施の形態では、第２のシード層３２が十分に厚くなるので、メッキ層２２の成長が遅くなることはない。

ところで図１４のスケッチには、オーバハング２０の下側にメッキ下地層１８が描かれていない領域３８ａが存在する。この領域３８ａで、メッキ下地層１８が薄くなっている。

（３）第２のバリア層の形成位置
図１６は、第２のバリア層３０の形成位置決定に用いたサンプルの断面写真である。図１６には、配線溝に形成したバリア材料層（例えば、Ｔａ層）をスパッタエッチングした後の状態が示されている。図１６中の白い部分が、バリア材料層である。

バリア材料層の形成直後、溝の側壁は、略均一な厚さを有するバリア材料層で覆われている。溝の底に形成されたバリア材料層をスパッタエッチングすると、図１６に示すように、溝の底近くで側壁のバリア材料層は厚くなる。図１６に示す例では、溝の底から１２０ｎｍの高さまで、バリア材料層の厚さ増加が確認される。

溝の底に形成するバリア材料層を厚くすると、側壁のバリア材料層が厚くなる範囲も拡大する。例えば、配線溝の底に形成するバリア材料層が５０ｎｍの場合、側壁のバリア材料層が厚くなる範囲は１７０ｎｍ程度である。また配線溝の底に形成するバリア材料層が２００ｎｍの場合は、側壁のバリア材料層が厚くなる範囲は４５０ｎｍ程度である。

上述したように、バリア材料層２８の厚さは、５０〜２００ｎｍ程度である。厚さ５０ｎｍのバリア材料層２８をメッキ層２２の表面に形成すると、第２のバリア層３０は、メッキ層２２の上方１２０ｎｍ（＝１７０ｎｍ−５０ｎｍ）程度まで形成される。また厚さ２００ｎｍのバリア材料層２８をメッキ層２２の表面に形成すると、第２のバリア層３０は、メッキ層２２の上方２５０ｎｍ（＝４５０ｎｍ−２００ｎｍ）程度までが形成される。

したがって第１のメッキ工程（図６参照）では、形成予定のバリア材料層２８の厚さに応じて、マスク層１２の裏面を覆う絶縁層１６とメッキ層２２の成長面２４との間隔Ｄが２５０ｎｍ以下になるまで、メッキ層２４を成長することが好ましい。絶縁層１６とメッキ層２２の間隔Ｄが１８０ｎｍ以下になるまでメッキ層２４を成長すれば、さらに好ましい。

絶縁層１６とメッキ層２４との計算上の間隔Ｄは、バリア材料層２８が厚くなるほど増加する。しかし、バリア材料層２８を２５０ｎｍより厚くすると、ほどなくバリア材料層２８がビアホール１４から突き出てしまう。この点からも、絶縁層１６とメッキ層２２の間隔Ｄは２５０ｎｍ以下が好ましい。

図１４に示すような電子線顕微鏡像の観察によれば、メッキ下地層１８は、マスク層１２の下面を覆う絶縁膜１６から１０〜８０ｎｍ下方まで薄く（２ｎｍ以下）なる。したがって、絶縁層１６とメッキ層２２の間隔Ｄは、少なくても１０ｎｍ以上が好ましい。絶縁層１６とメッキ層２２の間隔Ｄは、８０ｎｍ以上がさらに好ましい。

すなわち第１のメッキ工程では、絶縁層１６とメッキ層２２の間隔Ｄが１０ｎｍ以上２５０ｎｍ以下（更に好ましくは、８０ｎｍ以上１８０ｎｍ以下）になるまで、メッキ層２２を成長することが好ましい。尚、メッキ層の成長は、１０ｎｍ以下の精度で制御可能である。

図１７は、オーバハングの別の例を説明する図である。

図１４及び１５に示す例では、マスク層１２が、ビアホール１４の上に張り出してオーバハング２０を形成している。しかし図１７に示すように、マスク層１２の下面を覆う基板２が、マスク層１２から遠ざかるにしたがい徐々に後退して、オーバハング２０ａを形成することがある。

このような場合も、本実施の形態によれば、（絶縁膜１６およびメッキ下地層１８を介して）ビアホール１４の内壁に第２のバリア層３０が形成されるので、ボイドの発生が抑制される。

（４）変形例
本実施の形態では、バリア材料層２８の形成とそのスパッタエッチングは１回だけ行われる。しかし、バリア材料層２８の形成とそのスパッタエッチングを２回以上行ってもよい。これにより、第２のバリア層３０が厚くなるので、ボイドの成長がより効果的に抑制される。

図１８は、貫通電極が形成される別の基板を示す図である。基板２ａは、トランジスタ４４が形成された半導体基板（例えば、Ｓｉ基板）４６と、半導体基板４６に形成された多層配線構造４８とを有している。多層配線構造４８は、層間絶縁膜５０と、層間絶縁膜５０に形成された配線５２と、配線５２を接続するビア５４とを有している。

この様な基板２ａに、実施の形態の貫通電極３４を形成してもよい。この場合マスク層１２は、貫通電極の形成後、半導体装置のパッシべーション膜となる。

ところで、以上の例では、基板２にブラインドビアを形成し、このブラインドビアをメッキ層２２で埋めている。しかし、裏面をカバー膜（例えば、ＳｉＯ_２膜）で覆った基板２に貫通ビアホール（スルービアホール）を形成し、この貫通ビアホールをメッキ層２２で埋めてもよい。この場合には、基板２の裏面は研磨されない。

また、以上の例では、スパッタ法によりメッキ下地層とバリア材料層を形成している。しかし、スパッタ以外の成膜法（例えば、蒸着法）により、メッキ下地層とバリア材料層を形成してもよい。

また、以上の例では、メッキ層２２はＣｕで形成される。しかし、メッキ層２２は、Ｃｕ以外の金属（例えば、Ａｕ）で形成されてもよい。

また、以上の例では、基板２はＳｉ基板である。しかし基板２は、別の半導体基板（例えば、ＧａＡs基板）であってもよい。

以上の実施の形態に関し、更に以下の付記を開示する。

（付記１）
基板上に所定のパターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして前記基板にビアホールを形成する工程と、
前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第１のバリア層と第１のシード層とを形成する工程と、
前記ビアホールの途中まで、第１のメッキ層を形成する工程と、
前記第１のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第２のバリア層を形成する工程と、
前記第２のバリア層上に、第２のメッキ層を形成する工程とを有する
半導体装置の製造方法。

（付記２）
付記１に記載の半導体装置の製造方法において、
前記第２のバリア層を形成する工程では、前記バリア材料層の形成と前記スパッタエッチングとを繰り返すことを
特徴とする半導体装置の製造方法。

（付記３）
付記１又は２に半導体装置の製造方法において、
前記ビアホールを形成する工程において
前記ビアホールの内壁は前記マスク層の下に後退し、
前記メッキ下地層は、スパッタ法により形成され、
前記第１のメッキ層及び第２のメッキ層は、前記ビアホールの底から開口部に向かって成長することを
特徴とする半導体装置の製造方法。

（付記４）
付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のメッキ層を形成する工程では、前記マスク層の裏面を覆う前記絶縁層と前記第１のメッキ層との間隔が１０ｎｍ以上２５０ｎｍ以下になるまで、前記第１のメッキ層を形成することを
特徴とする半導体装置の製造方法。

（付記５）
付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２のバリア層を形成した後に、さらに前記メッキ層をスパッタエッチングして、前記第２のバリア層の上に第２のシード層を形成する工程を有することを
特徴とする半導体装置の製造方法。

(付記６)
付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、さらに、
前記基板の裏面側を研磨して、貫通電極を形成する工程を有することを
特徴とする半導体装置の製造方法。

（付記７）
付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記基板は、トランジスタを有する半導体基板またはトランジスタと多層配線構造とを有する半導体基板であることを
特徴とする半導体装置の製造方法。

２・・・基板
１２・・・マスク層
１４・・・ビアホール
１６・・・絶縁層
１８・・・メッキ下地層
２０・・・オーバハング
２２・・・メッキ層
２８・・・バリア材料層
３０・・・第２のバリア層
３２・・・第２のシード層
３４・・・貫通電極
３６・・・ボイド
４０・・・第１のバリア層
４２・・・第１のシード層
４８・・多層配線構造

Claims

基板上に所定のパターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして前記基板に、前記マスク層によるオーバハングが一端に設けられ他端が塞がったビアホールを形成する工程と、
前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第１のバリア層と第１のシード層とを形成する工程と、
前記ビアホールの途中まで、第１のメッキ層を形成する工程と、
前記第１のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第２のバリア層を形成する工程と、
前記第２のバリア層上に、第２のメッキ層を形成する工程とを有する
半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記第２のバリア層を形成する工程では、前記バリア材料層の形成と前記スパッタエッチングとを繰り返すことを
特徴とする半導体装置の製造方法。
請求項１又は２に記載の半導体装置の製造方法において、
前記第１のメッキ層を形成する工程では、前記マスク層の裏面を覆う前記絶縁膜と前記第１のメッキ層との間隔が１０ｎｍ以上２５０ｎｍ以下になるまで、前記第１のメッキ層を形成することを
特徴とする半導体装置の製造方法。
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２のバリア層を形成した後に、さらに前記第１のメッキ層をスパッタエッチングして、前記第２のバリア層の上に第２のシード層を形成する工程を有することを
特徴とする半導体装置の製造方法。