JP2011082373A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】Ｒｕバリア上にダイレクトにめっきするプロセスにおいて、ボイドフリーの埋め込みを実現する半導体装置の製造方法を提供する。
【解決手段】半導体装置１００の製造方法は、半導体基板上の絶縁膜１０１に凹部１０２を形成する工程（ａ）と、凹部１０２の側壁及び底部を覆うようにバリアメタル膜１０３を形成する工程（ｂ）と、第１の電界めっき処理により、バリアメタル膜１０３の表面に沿ってコンフォーマルな第１の導電膜１０４を形成する工程（ｃ）と、工程（ｃ）の後、第２の電界めっき処理により、凹部内に第２の導電膜１０５を形成する工程（ｄ）とを有する
【選択図】図１

Description

本発明は、ダマシン法により形成されたＣｕ配線を有する半導体装置に関し、特に微細トレンチやビアホールを埋め込む方法に関する。

０．１３μｍルールのＣＭＯＳ（Complementary Metal Oxide Semiconductor ）デバイス以降、配線抵抗の低減、配線遅延の抑制等を目的として、システムＬＳＩ（Large Scale Integration ）にＣｕ配線が適用されている。しかしながら、継続的な微細化の進行に伴い、配線、ビアプラグ等の埋め込みの難易度は増加傾向にある。そこで現在、埋め込み特性向上を目的として、Ｒｕ上ダイレクトめっきプロセスが提案されている。

従来、Ｔａバリア上にＣｕシード層を形成し、その上にＣｕめっきを行なっていた。これに対し、Ｒｕ上ダイレクトめっきプロセスでは、バリア材料としてＴａに代えてＲｕを用い、該Ｒｕバリア上に（Ｃｕシード層を形成することなく）直接Ｃｕ電解めっきによってトレンチやビアホールを埋め込む。

Ｒｕ上ダイレクトめっきについては、例えば特許文献１に記載されている。Ｒｕ上ダイレクトめっきによると、Ｒｕ上に直接、電解めっきを形成するので、従来必要としていたＣｕシード膜が不要になる。このことから、Ｃｕ電解めっき前のトレンチやビアホールの開口を広くすることができるため、微細化に適していると言える。

特開２００８−１１７８５３号公報

しかしながら、Ｒｕ上ダイレクトめっきプロセスにおいて、埋め込み不良が発生しやすい。よって、その解決が課題となっている。

このことに鑑み、本発明は、Ｃｕシード膜を用いないダイレクトめっきプロセスを用い、ボイドフリーの（埋め込み不良の無い）埋め込みを実現する半導体装置の製造方法を提供することを目的とする。

前記の目的を達成するため、本願発明者らは前記の埋め込み不良が発生する理由を検討した。結果、ダイレクトめっきプロセスにおいて、電解めっきによる埋め込みを１ステップで実施すると埋め込み不良が生じやすいことを見出し、次のように考えた。

Ｒｕバリア上では、Ｃｕ上に比べて、めっき液中におけるめっき成長を抑制する働きを有する添加材料（以下、サプレッサー（Suppressor）と記す場合がある）、及び、めっき液中におけるめっき成長を促進させる働きを有する添加材料（以下、アクセラレーター（Accelerator）と記す場合がある）の効果が乏しい。つまり、既知の添加剤はＣｕ上にめっきすることを前提にしているため、Ｒｕ上では効果が乏しくなる。

このことが原因となり、Ｒｕバリア上ダイレクトめっきプロセスの場合、初期のめっきレートの確保が難しい。つまり、Ｒｕバリア直上に対するめっきの形成速度は、既に形成されためっき上に更にめっきが成長する速度に比べて遅い。このため、少しでもめっきが形成された部分では、急速にめっき成長が進む。この結果、めっきは不均一に成長し、ボイドを残してトレンチを埋め込んでしまうことになりやすく、残されたボイド部分ではそれ以上のめっき成長ができなくなる。このようにして、埋め込み不良が発生する。

そこで、本願発明者らは、トレンチ内に形成したＲｕバリア上に、初めにコンフォーマルな（膜厚が略均一な）めっき層を形成し、その後、トレンチ内を埋め込むように更にめっきを成長させることを着想した。

また、トレンチ内部にめっき成長を行なう際、トレンチ外の部分（層間絶縁膜上に形成された部分のバリア膜上等）にもめっきは形成される。ここで、トレンチ内部をめっきが埋め込むよりもトレンチ外のめっき成長が優先されると、トレンチ内部のめっき成長が阻害され、埋め込み不良の原因となる。よって、これを避けることを着想した。

このような着想に基づき、本発明に係る半導体装置の製造方法は、半導体基板上の絶縁膜に凹部を形成する工程（ａ）と、凹部の側壁及び底部を覆うようにバリアメタル膜を形成する工程（ｂ）と、第１の電界めっき処理により、バリアメタル膜の表面に沿ってコンフォーマルな第１の導電膜を形成する工程（ｃ）と、工程（ｃ）の後に、第２の電界めっき処理により、凹部内に第２の導電膜を形成する工程（ｄ）とを有する。

このような半導体装置の製造方法によると、工程（ｃ）において、コンフォーマルな第１の導電膜により、バリアメタル膜を覆う。その後、工程（ｂ）において第１の導電膜上に第２の導電膜を形成すると、バリアメタル膜上と、既にめっきが形成された箇所とのめっきレートの違いに起因しためっき成長の不均一を回避することができ、埋め込み不良を抑制して凹部内を埋め込むことができる。

尚、工程（ｄ）における第２の導電膜の形成は、凹部の側壁に垂直な方向のめっき成長よりも、凹部の底部に垂直な方向のめっき成長が優先される条件にて行なわれることが好ましい。

このようにすると、凹部の底部側から凹部の外側に向かうめっきの成長が優先され、凹部内部が埋め込まれる前に開口部が閉ざされるのを抑制することができる。この結果、更にボイドの発生を抑制することができる。

また、工程（ｄ）における第２の導電膜の形成は、凹部外におけるめっき成長よりも、凹部内におけるめっき成長が優先される条件にて行なわれることが好ましい。

めっき成長は、凹部の外において絶縁膜上に形成されたバリアメタル膜上等においても進行する。ここで、凹部の外におけるめっき成長が優先されると、凹部内でのめっき成長を阻害し、ボイドの原因になる場合がある。そこで、凹部内におけるめっき成長が優先される条件とすることにより、ボイドの発生を抑制できる。

また、第１の電界めっき処理によるめっき成長は、第２の電界めっき処理によるめっき成長に比べ、抑制されていることが好ましい。

バリアメタル膜上に対するめっき成長よりも、既にめっきが形成された箇所に対するめっき成長の方が早いのであるから、成長の速いめっき方法を用いるほど、形成されるめっきは不均一になりやすい。そのため、バリアメタル膜上にコンフォーマルな第１の導電膜を形成するための第１の電界めっき処理は、第１の導電膜上に第２の導電膜を形成する第２の電界めっき処理に比べて成長が抑制されている方が良い。

また、第１の電界めっき処理に用いる第１の電界めっき液は、第１の導電膜の成長を抑制する第１の添加材料を含み、第２の電界めっき処理に用いる第２の電界めっき液は、第２の導電膜の成長を抑制する第２の添加材料を含むことが好ましい。

めっきレートを制御するために、このような添加材料を含む電界めっき液を用いるのが良い。

また、第１の添加材料の分子量は、第２の添加材料の分子量よりも小さいことが好ましい。

このようにすると、第１の添加材料は、第２の添加材料に比べて凹部内に入りやすい。このため、第１の電界めっき液を用いる工程（ｃ）において、第２の電界めっき処理を用いる工程（ｄ）に比べて凹部内におけるめっき成長は抑制されている。この結果、工程（ｃ）において、コンフォーマルな第１の導電膜をより確実に形成することができる。

また、第１の電界めっき液における第１の添加材料の濃度は、第２の電界めっき液における第２の添加材料の濃度よりも小さいことが好ましい。

第１の添加材料の濃度が相対的に小さい工程（ｃ）の場合、凹部内とフィールド上（凹部以外の部分の絶縁膜上）とについて、第１の添加材料の濃度の違い（濃度勾配）は比較的小さくなる。このため、凹部内とフィールド上とにおいてコンフォーマルな第１の導電膜が形成される。

これに対し、第２の添加材料の濃度が相対的に大きい工程（ｄ）では、凹部内とフィールド上とについて、第２の添加材料の濃度の違いが大きくなる。このとき、凹部内の方が、第２の添加材料の濃度が小さいために、フィールド上よりもめっきレートが大きくなる。この結果、フィールド上よりも優先して凹部内のめっき成長が進行する。これにより、フィールド上に形成される導電膜によって凹部が塞がれるのを避け、凹部における埋め込み不良を避けることができる。

また、工程（ｃ）及び工程（ｄ）は、半導体基板を回転させながら行なわれ、工程（ｃ）における基板の回転は、工程（ｄ）における基板の回転よりも遅いことが好ましい。

基板の回転が遅い工程（ｃ）の場合、第１の添加材料の供給量が少ないため、凹部内とフィールド上とにおけるその濃度の違いは小さくなる。よって、コンフォーマルな第１の導電膜を形成できる。工程（ｄ）の場合、工程（ｃ）に比べて第２の添加材料の濃度の違いは大きくなる。この結果、凹部における埋め込み不良を避けることができる。

また、第２の電界めっき処理に用いる第２の電界めっき液は、第２の導電膜の成長を抑制する第２の添加材料を含むことが好ましい。

つまり、第２の電界めっき液はめっき成長を抑制する添加剤を含み、第１の電界めっき処理に用いるめっき液は、そのような添加剤を含まないことが好ましい。これにより、第１の電界めっき液が低い濃度の添加剤を含む場合と同様に、埋め込み不良を避けることができる。

バリアメタル膜は、Ｒｕの単層膜であるか、又は、Ｔａ膜及びＲｕ膜の積層膜であることが好ましい。このようなバリアメタル膜を用いる場合に、本開示の技術の効果が顕著に発揮される。

また、凹部の幅は、５０ｎｍ以下であることが好ましい。本開示の技術の効果は、凹部の幅が狭い（開口部の幅が狭い）場合、例えば、幅が５０ｎｍ以下である場合に顕著な効果を発揮する。

また、凹部は、トレンチ及びビアホールの少なくとも一方であることが好ましい。このようにすると、めっきが埋め込まれた配線又はビアプラグを形成することができる。

また、凹部は、トレンチ及び前記トレンチに連通するビアホールを含むことが好ましい。このようにすると、トレンチとそれに連通するビアホールを同時に配線材料により埋め込むデュアルダマシン法に適用することができる。

本発明に係る半導体装置の製造方法によると、微細なトレンチやビアホールについても、ボイドフリーに埋め込むことが可能である。

図１（ａ）〜（ｅ）は、本発明の一実施形態に例示する半導体装置及びその製造工程を示す断面図である。 図２（ａ）及び（ｂ）は、本発明の一実施形態に係る第１の電解めっき処理及び第２の電解めっき処理によるメカニズムを説明した図である。 図３（ａ）及び（ｂ）は本発明の一実施形態の第１変形例に係る第１の電解めっき処理及び第２の電解めっき処理によるメカニズムを説明した図である。 図４（ａ）及び（ｂ）は本発明の一実施形態の第２変形例に係る第１の電解めっき処理及び第２の電解めっき処理によるメカニズムを説明した図である。 図５（ａ）〜（ｃ）は、トレンチの側壁に垂直な方向よりも底部に垂直な方向についてめっき成長を優先させることについて説明する図である。

以下、本発明の一実施形態の例示的半導体装置の製造方法について、図面を参照しながら説明する。ここで使用している材料、数値等は好ましい例を例示しているものであり、この形態に限定されることはない。また、本発明の思想の範囲を逸脱しない範囲で、便宜変更は可能である。

図１（ａ）〜（ｅ）は、例示的半導体装置１００（図１（ｅ））の製造工程を説明する断面図である。

初めに、図１（ａ）に示す工程を行なう。ここでは、トランジスタ等の素子が形成された半導体基板（図示省略）上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯＣ膜からなる層間絶縁膜１０１を形成する。

次に、フォトリソグラフィ法により、層間絶縁膜１０１上に、トレンチパターンを有するフォトレジスト（図示省略）を形成する。その後、該フォトレジストをマスクとするドライエッチング処理を行ない、所定部分の層間絶縁膜１０１を除去することにより、凹部としてトレンチ１０２を形成する。この際、エッチングガスとしては、弗化炭素（ＣＦ）系のガスを用いることができる。トレンチ１０２の寸法は、例えば、幅４５ｎｍ、深さ９０ｎｍである。本実施形態の方法は、トレンチの幅（開口部の幅）が狭い場合に効果が大きく、特に、トレンチ幅が５０ｎｍ以下であるときに効果が大きい。

続いて、図１（ｂ）の工程を行なう。ここでは、Ｒｕターゲットを用いるＰＶＤ（Physical Vapor Deposition ）法により、トレンチ１０２の側壁及び底部を覆うように、バリアメタル膜１０３を形成する。この際、トレンチ１０２内のみではなく、トレンチ１０２外の部分の層間絶縁膜１０１上にもバリアメタル膜１０３は形成される。

また、ＰＶＤの条件は、例えば、ターゲットパワーが４００００Ｗ、基板Biasパワー１０００Ｗ、ＤＣ−Coilパワーが０Ｗ、ＲＦ−Coilパワーが０Ｗ、Ａｒ流量が４sccmとする。ここで、sccmとは、標準状態（０℃、１０１３ｈＰａ）におけるｍＬ／分を意味する。

このようにして形成される本実施形態のバリアメタル膜１０３は、単層のＲｕ膜である。また、バリアメタル膜１０３の膜厚については、層間絶縁膜１０１上において、１ｎｍ以上で且つ１０ｎｍ以下となるようにする。このようにすると、トレンチ１０２の側壁及び底部を覆うようにバリアメタル膜１０３を形成し、且つ、トレンチ１０２の開口を広く保つことができる。但し、前記の膜厚の範囲は、好ましい値であるが、これに限定されることはない。

続いて、図１（ｃ）の工程を行なう。ここでは、第１の電界めっき処理により、バリアメタル膜１０３の表面を覆い、バリアメタル膜１０３が露出した部分を残さないように第１の導電膜１０４を形成する。第１の導電膜１０４は、トレンチ１０２内の側壁及び底部だけではなく、トレンチ１０２外（フィールド上）においても形成されている。また、第１の導電膜１０４は、Ｃｕ膜であることが好ましい。また、この工程は、半導体基板の表面を下向きにして回転させながら、処理タンク等のめっき液に接触させることにより行なわれる。

続いて、図１（ｄ）の工程を行なう。ここでは、第２の電界めっき処理により、トレンチ１０２内を埋め込むように、第２の導電膜１０５を形成する。

尚、第２の導電膜１０５は、第１の導電膜１０４と同一の膜であることが好ましく、特に、Ｃｕであることが好ましい。この工程についても、半導体基板の表面を下向きにして回転させながら、処理タンク等のめっき液に接触させることにより行なわれる。

また、図１（ｄ）において、第１の導電膜１０４は第２の導電膜１０５と一体になったものとして、図１（ｃ）における形状を破線により示している。また、第２の導電膜１０５は、トレンチ１０２外においても形成される。

続いて、図１（ｅ）の工程を行なう。ここでは、ＣＭＰ（Chemical Mechanical Polishing ）法により、トレンチ１０２からはみ出た余剰部分の第２の導電膜１０５及びバリアメタル膜１０３を除去する。これにより、トレンチ１０２以外の部分において層間絶縁膜１０１の上面を露出させると共に、トレンチ１０２内に第２の導電膜１０５を残す。トレンチ１０２内には、バリアメタル膜１０３上に第２の導電膜１０５が積層された配線１０６が構成される。

以上に説明した図１（ａ）〜（ｅ）の工程を必要に応じて繰り返すことにより、多層配線構造を有する半導体装置を製造することができる。このような半導体装置は、微細なパターンに対するＣｕ等の埋め込み性が良好であり、信頼性の高い半導体装置となっている。

次に、図１（ｃ）に示す第１の電界めっき処理と、図１（ｄ）に示す第２の電界めっき処理とについて更に説明する。

第１の電界めっき処理に用いる第１の電界めっき液には、第１の導電膜１０４を形成するためのめっき材料が含まれている。同様に、第２の電界めっき処理に用いる第２の電界めっき液には、第２の導電膜１０５を形成するためのめっき材料が含まれている。また、第１及び第２の電界めっき液には、いずれも、めっき成長を抑制する働きを有する添加材料であるサプレッサーと、めっき成長を促進させる働きを有する添加剤であるアクセラレーターとの両方が含まれている。

ここで、アクセラレーターは、分子量が小さいことが好ましい。分子量が小さいことにより、トレンチ内部にも十分に拡散することができ、半導体基板の表面のどの部分にも均一に存在することができるからである。このようなアクセラレーターのとしては、例えば、硫黄（sulfur）を含む有機化合物であることが好ましい。

また、サプレッサーは、アクセラレーターに比べて分子量が大きい方が好ましい。分子量が大きいことにより、アクセラレーターに比べて、トレンチ内部への拡散量が少なくなる。この結果、トレンチ内部において、フィールド上（トレンチ外の層間絶縁膜１０１上）よりもめっき成長が速くなり、ボイドの発生を抑制することができる。

このようなサプレッサーの好ましい例としては、ＰＥＧ−ＰＰＧ（Poly Ethylene Glycol-Poly Propylene Glycol）の共重合体を挙げることができる。

以上のようなアクセラレーター及びサプレッサーが、Ｃｕ膜等の導電膜上におけるめっき成長に対する効果を示す。ここで、アクセラレーターは、導電膜の表面に対して略垂直方向に電気的にめっきを成長させる役割を果たす。また、サプレッサーは、Ｃｕ膜等の導電膜上に吸着することにより、めっき液中のめっき材料（Ｃｕイオン等）がめっき対象物（導電膜）の表面に拡散するのを物理的に阻害し、めっきの成長を抑制する。

ここで、本実施形態の場合、第１の電界めっき液に含まれる第１のサプレッサーの分子量は、第２の電界めっき液に含まれる第２のサプレッサーの分子量に比べて小さい。また、アクセラレーターについては、第１の電界めっき液及び第２の電界めっき液において同程度の分子量を有することが好ましく、同一のアクセラレーターであっても良い。

このようにすると、第１の電界めっき処理を行なう際（図１（ｃ）の工程）に、図２（ａ）に示すように、相対的に分子量の小さい第１のサプレッサーＳ１は、アクセラレーターＡと共に、トレンチ１０２内部にも均一に拡散する。このため、トレンチ１０２内部及びフィールド上のいずれにおいても均一にめっきの成長が抑制され、トレンチ１０２内部及びフィールド上（トレンチ１０２外のバリアメタル膜１０３上）の表面に沿って、バリアメタル膜１０３を覆うように、コンフォーマルに成長する。

これに対し、第２の電界めっき処理を行なう際（図１（ｄ））、図２（ｂ）に示すように、第１のサプレッサーよりも分子量が大きい第２のサプレッサーＳ２は、トレンチ１０２内部には拡散しにくい。よって、トレンチ１０２内部ではアクセラレーターＡの影響が強くなり、トレンチ１０２の側面及び底部のそれぞれに略垂直な方向にめっき成長しやすくなる。

以上のようにすることによって、第１の電界めっき処理によりトレンチ１０２の側壁及び底部に沿ってコンフォーマルな第１の導電膜１０４を形成し、その後、第２の電界めっき処理によりトレンチ１０２を不良なく埋め込むように第２の導電膜１０５を形成することができる。

尚、図１（ｄ）の工程において、トレンチ１０２の側壁に垂直な方向に比べ、トレンチ１０２の底部に垂直な方向におけるめっき成長を優先的に行なうようにする。これについて、図５（ａ）〜（ｃ）を参照して説明する。尚、バリア膜１０３及び第１の導電膜１０４の図示は省略している。

図５（ａ）は、めっきの初期状態を示している。このとき、トレンチ１０２内にアクセラレーターＡは均一に存在するため、トレンチ１０２内におけるめっき成長の速度は均一である。

ここで、アクセラレーターＡは、めっき成長が進行しても第２の導電膜１０５に取り込まれることはなく、めっき液中に残される。このため、もともとの底部付近に存在していたアクセラレーターＡは、めっき成長に伴い、トレンチ１０２内に残されている空間の底部側の領域に集まることになる。結果として、図５（ｂ）に示すように、トレンチ１０２内に残されている空間の底部側においてアクセラレーターＡの濃度が非常に高くなる。

めっき成長の速度はアクセラレーターＡの数に比例すると考えることができるため、底部側におけるめっき成長が速くなる。よって、底部に垂直な方向のめっき成長が、側壁に垂直な方向のめっき成長に比べて速くなる。図５（ｃ）には、底部に垂直なめっき成長が更に進行し、底部側のアクセラレーターＡの濃度が更に高くなった様子を示している。

また、第１の導電膜１０４は、Ｃｕ膜であることが好ましい。このため、第１の電界めっき液に含まれるめっき材料としては、硫酸銅溶液（硫酸１０ｇ／Ｌ、Ｃｕ５０ｇ／Ｌ、塩素５０ｐｐｍ及び純水を含む）を用いることが好ましい。同様に、第２の導電膜１０５についてもＣｕ膜であることが好ましく、前記の第１の電界めっき液と同様の硫酸銅水溶液を用いることが好ましい。

また、第１の電界めっき処理について条件を例示すると、次の通りである。つまり、めっき電流４Ａ〜１０Ａ、めっき膜厚１０〜２０ｎｍ、ウェハ回転数９０ｒｐｍ、アクセラレーター濃度９ｍｌ／Ｌ、サプレッサー濃度２ｍｌ／Ｌ、サプレッサー分子量５００ｇ／ｍｏｌ。

同様に、第２の電界めっき処理について条件を例示すると次の通りである。つまり、めっき電流４Ａ〜１０Ａ、めっき膜厚１００ｎｍ、ウェハ回転数９０ｒｐｍ、アクセラレーター濃度９ｍｌ／Ｌ、サプレッサー濃度２ｍｌ／Ｌ、サプレッサー分子量１００００ｇ／ｍｏｌ。

（第１の変形例）
次に、前記実施形態の第１の変形例に係る半導体装置の製造方法について、図３（ａ）及び（ｂ）を参照して説明する。本変形例において、図１（ｃ）の第１の電界めっき処理及び図１（ｄ）の第２の電界めっき処理以外の工程については、既に説明した工程と同様であるため、詳しい説明を省略する。以下には、本変形例における第１、第２の電界めっき処理について説明する。

本変形例において、第１の電界めっき液に含まれるサプレッサーの濃度は、第２の電界めっき液に含まれるサプレッサーの濃度に比べて低いようになっている。

このため、第１の電界めっき処理の際、トレンチ１０２内部とフィールド上とにおけるサプレッサーの濃度の違い（濃度勾配）が小さくなる。このため、トレンチ１０２内部及びフィールド上において均一にめっきの成長が抑制され、トレンチ１０２内部及びフィールド上の表面に沿ってコンフォーマルに成長する。

尚、第１の電界めっき液におけるサプレッサーの濃度は、０（ゼロ）であっても良い。この場合、第１の電界めっき液における添加剤はアクセラレーターだけになり、これがトレンチ１０２内部及びフィールド上において均一に存在することになる。その結果、トレンチ１０２内部及びフィールド上の表面に沿ってコンフォーマルにめっきが成長する。このような、めっきされる部分を制御することにより、コンフォーマルな第１の導電膜１０４を形成することができる。この様子を、図３（ａ）に示している。

これに対し、第２の電界めっき処理を行なう際には、第２の電界めっき液に含まれるサプレッサーの濃度は、第１の電界めっき液に含まれるサプレッサーの濃度に比べて高い。このため、拡散しにくいトレンチ内部と、拡散の影響しないフィールド上とのサプレッサー濃度の差（サプレッサーの濃度勾配）が大きくなる。

この結果、トレンチ１０２内部へのアクセラレーターの拡散の影響が大きくなり、トレンチ１０２内部において（側面及び底部にそれぞれ垂直な方向に）めっき成長しやすくなる。この様子を、図３（ｂ）に示している。

以上のようにすることによって、第１の電界めっき処理によりトレンチ１０２の側壁及び底部に沿ってコンフォーマルな第１の導電膜１０４を形成し、その後、第２の電界めっき処理によりトレンチ１０２を不良なく埋め込むように第２の導電膜１０５を形成することができる。

また、第１の電界めっき処理について条件を例示すると、次の通りである。つまり、めっき電流４Ａ〜１０Ａ、めっき膜厚１０〜２０ｎｍ、ウェハ回転数９０ｒｐｍ、アクセラレーター濃度９ｍｌ／Ｌ、サプレッサー濃度０ｍｌ／Ｌ。

同様に、第２の電界めっき処理について条件を例示すると、次の通りである。つまり、めっき電流４Ａ〜１０Ａ、めっき膜厚１００ｎｍ、ウェハ回転数９０ｒｐｍ、アクセラレーター濃度９ｍｌ／Ｌ、サプレッサー濃度４ｍｌ／Ｌ、サプレッサー分子量２０００ｇ／ｍｏｌ。

いずれも、めっき材料としては、先に説明したのと同様の硫酸銅溶液を用いることができる。

（第２の変形例）
次に、前記実施形態の第２の変形例に係る半導体装置の製造方法について、図４（ａ）及び（ｂ）を参照して説明する。本変形例において、図１（ｃ）の第１の電界めっき処理及び図１（ｄ）の第２の電界めっき処理以外の工程については、既に説明した工程と同様であるため、詳しい説明を省略する。以下には、本変形例における第１、第２の電界めっき処理について説明する。

本変形例では、第１の電界めっき処理（図４（ａ）に示す）における半導体基板（ウェハ）の回転数を、第２の電界めっき処理における半導体基板の回転数よりも小さくする。

このようにすると、以下のような理由から、基板表面に対する添加材料（アクセラレーター及びサプレッサー）の供給量が少なくなる。つまり、第１の電界めっき処理の際、回転数が小さくなると基板表面におけるめっき液の流速が遅くなるため、基板表面の拡散層（第１の電界めっき液の添加剤濃度勾配層）が厚くなる。添加剤は濃度勾配によって基板表面に供給されるため、拡散層が厚くなると、基板表面から添加剤が十分に存在するめっき液までの距離が遠くなる。

このようにして添加材料（アクセラレーター及びサプレッサー）の供給量が少なくなると、トレンチ１０２内部とフィールド上とにおいて、アクセラレーター及びサプレッサーの濃度差は小さくなる。この結果、トレンチ１０２内部及びフィールド上にいずれも均一にめっき成長することになる。

この一方、第２の電界めっき処理を行なう際（図４（ｂ）に示す）には、第１の電界めっき処理に比べて半導体基板の回転数が大きいため、半導体基板近傍への添加剤の拡散量が大きくなる。その結果、トレンチ１０２内部のサプレッサーの濃度よりもフィールド上におけるサプレッサーの濃度が高くなる。このことから、トレンチ１０２内部において、フィールド上よりも優先的にめっき成長させることが可能になる。

また、第１の電界めっき処理について、条件を例示すると、次の通りである。つまり、めっき電流４Ａ〜１０Ａ、めっき膜厚１０〜２０ｎｍ、ウェハ回転数１２ｒｐｍ、アクセラレーター濃度９ｍｌ／Ｌ、サプレッサー濃度２ｍｌ／Ｌ、サプレッサー分子量２０００ｇ／ｍｏｌ。

同様に、第２の電界めっき処理について、条件を例示すると次の通りである。つまり、めっき電流４Ａ〜１０Ａ、めっき膜厚１００ｎｍ、ウェハ回転数１２５ｒｐｍ、アクセラレーター濃度９ｍｌ／Ｌ、サプレッサー濃度２ｍｌ／Ｌ、サプレッサー分子量２０００ｇ／ｍｏｌ。

いずれも、めっき材料としては、先に説明したのと同様の硫酸銅溶液を用いればよい。

尚、以上のに説明した実施形態及びその各変形例において、バリアメタル膜１０３は、Ｒｕターゲットを用いて形成している。しかし、これには限らない。例えば、Ｒｕ−Ｔａ合金のようなＲｕをベースとした合金ターゲットを用いても良い。

また、バリアメタル膜１０３をＰＶＤ法によって形成する例を説明したが、これには限らない。例えば、ＡＬＤ（Atomic Layer Deposition ）法を用いても良い。この場合、プリカーサとしては例えばビス（エチルシクロペンタジエニル）ルテニウム（Ｒｕ(ＥｔＣｐ）_２ )、キャリアガスとしては例えばアルゴン（Ａｒ）を用いることができる。

また、バリアメタル膜１０３としては、Ｒｕからなる単層のバリアメタルを例示したが、これには限らない。例えば、Ｒｕ層の下にＴａ層を形成したＲｕ／Ｔａ等の積層構造を有するバリア膜であっても良い。

また、第１の導電膜１０４については、いずれも電界めっき法によって成膜した。これは、以上に説明した例の場合には、良好な結果を得られる成膜方法である。これに対し、例えばＰＶＤ法を用いると、オーバーハングが形成されてトレンチの開口が狭くなり、埋め込みには不利になる場合がある。また、ＣＶＤ法、無電解めっき法等の場合、密着性等の導電膜の特性が悪くなり、その後の第２の導電膜の成長が不十分になる、信頼性が劣化する等の懸念がある。このため、第１の導電膜１０４の形成には電界めっき法を用いるのが良い。

また、第１の導電膜１０４の膜厚について、フィールド上において１０ｎｍ以上で且つ２０ｎｍ以下と説明した。このようにすると、第２の導電膜１０５を十分に成長することができ、好ましい。しかしながら、この範囲に特に限定されるものではない。

また、めっき液に含まれる添加材料として、アクセラレーター及びサプレッサーを説明した。これに加えて、例えば窒素含有の（Ｎ系）有機化合物であるレベラー（Leveler ）を更に用いても良い。レベラーは、サプレッサーと同様にめっき成長を抑制する作用があり、主に、埋め込み後に発生するオーバーフィルを抑制する目的をもって添加される。

また、以上では、トレンチに導電膜を埋め込んで配線を形成する場合を説明した。しかしながら、この他に、凹部としてビアホールを形成し、個々に導電膜を埋め込んでビアプラグを形成する場合に適用することもできる。更に、デュアルダマシン構造に適用することも可能である。

本開示の半導体装置の製造方法は、高い信頼性を実現するため、微細化且つ集積化されたＬＳＩ（Large Scale Integration）等、特に、ダマシン法により形成された配線を有する半導体装置を製造する際において有用である。

１００ 半導体装置
１０１ 層間絶縁膜
１０２ トレンチ
１０３ バリアメタル膜
１０４ 第１の導電膜
１０５ 第２の導電膜
１０６ 配線

Claims (14)

1. 半導体基板上の絶縁膜に凹部を形成する工程（ａ）と、
   前記凹部の側壁及び底部を覆うようにバリアメタル膜を形成する工程（ｂ）と、
   第１の電界めっき処理により、前記バリアメタル膜の表面に沿ってコンフォーマルな第１の導電膜を形成する工程（ｃ）と、
   前記工程（ｃ）の後に、第２の電界めっき処理により、前記凹部内に第２の導電膜を形成する工程（ｄ）とを有することを特徴とする半導体装置の製造方法。
2. 請求項１において、
   前記工程（ｄ）における前記第２の導電膜の形成は、前記凹部の側壁に垂直な方向のめっき成長よりも、前記凹部の底部に垂直な方向のめっき成長が優先される条件にて行なわれることを特徴とする半導体装置の製造方法。
3. 請求項１又は２において、
   前記工程（ｄ）における前記第２の導電膜の形成は、前記凹部外におけるめっき成長よりも、前記凹部内におけるめっき成長が優先される条件にて行なわれることを特徴とする半導体装置の製造方法。
4. 請求項１〜３のいずれか一つにおいて、
   前記第１の電界めっき処理によるめっき成長は、前記第２の電界めっき処理によるめっき成長に比べ、抑制されていることを特徴とする半導体装置の製造方法。
5. 請求項１〜４のいずれか一つにおいて、
   前記第１の電界めっき処理に用いる第１の電界めっき液は、前記第１の導電膜の成長を抑制する第１の添加材料を含み、
   前記第２の電界めっき処理に用いる第２の電界めっき液は、前記第２の導電膜の成長を抑制する第２の添加材料を含むことを特徴とする半導体装置の製造方法。
6. 請求項５において、
   前記第１の添加材料の分子量は、前記第２の添加材料の分子量よりも小さいことを特徴とする半導体装置の製造方法。
7. 請求項５又は６において、
   前記第１の電界めっき液における前記第１の添加材料の濃度は、前記第２の電界めっき液における前記第２の添加材料の濃度よりも小さいことを特徴とする半導体装置の製造方法。
8. 請求項５〜７のいずれか一つにおいて、
   前記工程（ｃ）及び前記工程（ｄ）は、前記半導体基板を回転させながら行なわれ、
   前記工程（ｃ）における前記基板の回転は、前記工程（ｄ）における前記基板の回転よりも遅いことを特徴とする半導体装置の製造方法。
9. 請求項１〜３のいずれか一つにおいて、
   前記第２の電界めっき処理に用いる第２の電界めっき液は、前記第２の導電膜の成長を抑制する第２の添加材料を含むことを特徴とする半導体装置の製造方法。
10. 請求項１〜９のいずれか一つにおいて、
    前記バリアメタル膜は、Ｒｕの単層膜であるか、又は、Ｔａ膜及びＲｕ膜の積層膜であることを特徴とする半導体装置の製造方法。
11. 請求項１〜１０のいずれか一つにおいて、
    前記第１の導電膜及び前記第２の導電膜は、いずれもＣｕ膜であることを特徴とする半導体装置の製造方法。
12. 請求項１〜１１のいずれか一つにおいて、
    前記凹部の幅は、５０ｎｍ以下であることを特徴とする半導体装置の製造方法。
13. 請求項１〜１２のいずれか一つにおいて、
    前記凹部は、トレンチ及びビアホールの少なくとも一方であることを特徴とする半導体装置の製造方法。
14. 請求項１〜１２のいずれか一つにおいて、
    前記凹部は、トレンチ及び前記トレンチに連通するビアホールを含むことを特徴とする半導体装置の製造方法。

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