KR100776141B1 - 반도체 장치의 금속 배선 형성 방법 - Google Patents
반도체 장치의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR100776141B1 KR100776141B1 KR1020060078288A KR20060078288A KR100776141B1 KR 100776141 B1 KR100776141 B1 KR 100776141B1 KR 1020060078288 A KR1020060078288 A KR 1020060078288A KR 20060078288 A KR20060078288 A KR 20060078288A KR 100776141 B1 KR100776141 B1 KR 100776141B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- interlayer insulating
- diffusion barrier
- etch stop
- forming
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 53
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 abstract 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 239000011148 porous material Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004809 Teflon Substances 0.000 description 2
- 229920006362 Teflon® Polymers 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- -1 Teflon-AF Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000004530 micro-emulsion Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000008208 nanofoam Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명에 따른 반도체 장치의 제조 방법은 기판 위에 확산 방지막, 제1 층간 절연막 및 식각 정지막을 적층하는 단계, 선택적 식각 공정으로 식각 정지막 및 제1 층간 절연막의 상부를 제거하여 제1 비아를 형성하는 단계, 제1 비아를 채우는 질화막을 형성하는 단계, 질화막을 에치백하여 제1 비아의 측벽에 스페이서를 형성하는 단계, 스페이서를 포함하는 제1 비아를 채우도록 제2 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 제2 층간 절연막을 제거하여 제1 비아를 통해 확산 방지막을 노출하는 제2 비아와 제2 비아 및 식각 정지막을 노출하는 트랜치를 형성하는 단계, 그리고 노출된 식각 정지막 및 확산 방지막을 제거하는 단계를 포함한다.
다마신, 구리배선, 반도체, 보이드
Description
도 1은 본 발명에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 2 내지 도 5는 본 발명에 따른 반도체 장치의 금속 배선을 형성하는 방법을 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져서 금속 배선의 저항 및 정전용량으로 인한 신호 지연이 발생한다. 따라서 이러한 신호 지연을 감소시키기 위하여 저저항 금속인 구리를 이용하고 있다.
구리는 종래 금속에 비해 식각이 잘 되지 않는 금속으로 구리 배선을 형성하기 위해서는 먼저 비아와 트랜치를 형성하고, 트랜치를 메우도록 구리층을 형성한 후 화학적 기계적 연마를 하는 다마신 공정으로 배선을 형성한다.
여기서 비아는 폭에 비해서 깊이가 깊기 때문에 트랜치를 형성하는 절연막이 완전히 채워지지 않고 기공(void) 등을 포함할 수 있다.
그러나 기공이 있는 부분의 하부막은 기공이 없는 부분의 하부막에 비해서 빨리 노출되고, 기공이 없는 부분이 식각되는 동안 노출된 하부막이 과식각되어 손상된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 기공 등을 포함하지 않는 절연막을 형성하여 하부막이 과식각되는 것을 방지하는 것이다.
상기한 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 기판 위에 확산 방지막, 제1 층간 절연막 및 식각 정지막을 적층하는 단계, 선택적 식각 공정으로 식각 정지막 및 제1 층간 절연막의 상부를 제거하여 제1 비아를 형성하는 단계, 제1 비아를 채우는 질화막을 형성하는 단계, 질화막을 에치백하여 제1 비아의 측벽에 스페이서를 형성하는 단계, 스페이서를 포함하는 제1 비아를 채우도록 제2 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 제2 층간 절연막을 제거하여 제1 비아를 통해 확산 방지막을 노출하는 제2 비아와 제2 비아 및 식각 정지막을 노출하는 트랜치를 형성하는 단계, 그리고 노출된 식각 정지막 및 확산 방지막을 제거하는 단계를 포함한다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 기판, 기판에 형성되어 있으며 비아를 포함하는 제1 층간 절연막, 비아 상부에 형성되어 있 으며 완만한 경사를 가지는 스페이서, 제1 층간 절연막 위에 형성되며 비아를 노출하는 트랜치를 포함하는 제2 층간 절연막, 그리고기 비아 및 트랜치를 채우는 금속 배선을 포함하고, 비아의 모서리는 스페이서에 의해서 둥글려진다.
스페이서는 질화물질로 이루어질 수 있다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 구리 배선 및 그의 제조 방법을 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(10) 위에 확산 방지막(12), 제1 층간 절연막(14), 식각 정지막(16) 및 제2 층간 절연막(18)이 적층되어 있다.
기판(10)은 개별 소자(도시하지 않음) 또는 하부 도전체(도시하지 않음)를 포함하다. 개별 소자는 트랜지스터, 캐패시터 등일 수 있으며, 하부 도전체는 저저항 금속인 구리 등으로 형성된 배선일 수 있다.
확산 방지막(12) 및 식각 정지막(16)은 질화막(SiN)으로 이루어질 수 있다. 제1 및 제2 층간 절연막(14, 18)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond), 실리카제로겔스(Silica xerogels), 메소포로스 실리카(mesoporous silica), 폴리이미드 나노폼스(Polyimide nanofoams), 테프론-에이에프(Teflon-AF), 테프론마이크로에멀젼(Teflon microemulsion) 등과 같은 유전율 3.0이하의 저 유전율 물질을 사용하여 형성할 수도 있다.
제2층간 절연막(18), 식각 방지막(16), 제1 층간 절연막(14) 및 확산 방지막(12)에는 제1비아(V1)가 형성되어 있다. 제1 비아(V1)의 상부 모서리에는 둥글려져 있어 완만한 경사를 가지는 스페이서(20)가 형성되어 있다.
그리고 제2 층간 절연막(18) 및 식각 정지막(16)에는 제2 비아(V2)를 노출하는 트랜치(T)가 형성되어 있다.
제2 비아(V2) 및 트랜치(T)에는 구리 따위의 저저항 금속이 채워져 금속 배선(22)을 이룬다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2 내지 4를 참조하여 설명한다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(10) 위에 확산 방지막(12), 제1 층간 절연막(14) 및 식각 정지막(16)을 형성한다.
선택적 식각 공정으로 식각 정지막(16) 및 제1 층간 절연막(14)을 식각하여 제1 비아(V1)를 형성한다. 여기서 제1 층간 절연막(14)은 완전히 제거하지 않고 일정 두께 이상 남겨서 하부 확산 방지막(12)이 노출되지 않도록 한다.
다음 도 3에 도시한 바와 같이, 제1 비아(V1)의 상부에 스페이서(20)를 형성한다. 스페이서는(20)는 제1비아(V1)를 포함하는 기판(10) 위에 질화막을 형성한 다음 에치백(etch back) 으로 질화막의 일부를 제거하여 형성한다.
다음 도 4에 도시한 바와 같이, 스페이서(20)를 포함하는 제1비아(V1)를 채우도록 상기 스페이서(20), 상기 제 1 층간 절연막(14) 및 상기 식각정지막(16) 상에 제2 층간 절연막(18)을 형성한다.
이후 선택적 식각 공정으로 제2 층간 절연막(18)을 식각하여 제2비아(V2) 및 상기 제2비아(V2)를 노출하는 트랜치(T)를 형성한다. 이때 제2 비아(V2)를 통해서 노출된 제1 층간 절연막(14)도 함께 제거되므로 제2 비아(V2)를 통해서 확산 방지막(12)이 노출된다.
본 발명의 실시예에서와 같이 스페이서(20)를 형성하면 스페이서(20)가 완만한 경사를 가지기 때문에 제2 층간 절연막(18)이 기공을 포함하지 않도록 형성된다. 따라서 비아(V2) 부분 또는 비아(V2)가 아닌 다른 부분과 같이 기판 어느 부분에서나 제2 층간 절연막(18)이 제거되는 시간이 거의 동일하기 때문에 기공으로 인해서 어느 한쪽이 과식각 되지 않는다.
여기서 제1 비아(V1)는 스페이서(20)를 포함하기 때문에 상기 제2 비아(V2)는 제1 비아(V1)보다 폭이 좁다.
다음 도 5에 도시한 바와 같이, 노출된 확산 방지막(16)을 제거하여 트랜치(T)를 완성한다. 이때 노출된 확산 방지막(12)도 제거한다.
다음 도 1에 도시한 바와 같이, 제2 비아(V2) 및 트랜치(T)를 채우도록 구리층을 형성한다. 그리고 구리층을 화학적 기계적 연마로 연마하여 구리 배선(114)을 완성한다.
이상 설명한 바와 같이 본 발명은 트랜치의 모서리에 스페이서를 형성함으로써 상부 절연막의 밀착성을 향상시켜 기공을 포함하지 않는 절연막을 형성할 수 있 다. 따라서 하부막의 손상 없이 금속 배선용 비아 및 트랜치를 형성할 수 있어 소자의 신뢰성이 향상된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (3)
- 기판 위에 확산 방지막, 제1 층간 절연막 및 식각 정지막을 적층하는 단계,선택적 식각 공정으로 상기 식각 정지막 및 상기 제1 층간 절연막의 일부를 제거하여 제1 비아를 형성하는 단계,상기 제 1 층간 절연막 상에 상기 제1 비아를 채우는 질화막을 형성하는 단계,상기 질화막을 에치백하여 상기 제1 비아의 측벽을 따라 스페이서를 형성하고 상기 제1 비아 내의 제1 층간 절연막을 노출하는 단계,상기 스페이서를 포함하는 상기 제1 비아를 채우도록 제2 층간 절연막을 형성하는 단계,선택적 식각 공정으로 상기 제2 층간 절연막 및 제1 층간 절연막을 제거하여 상기 제1 비아를 통해 상기 확산 방지막을 노출하는 제2 비아와 상기 제2 비아 및 식각 정지막을 노출하는 트랜치를 형성하는 단계, 그리고상기 노출된 식각 정지막 및 확산 방지막을 제거하는 단계를 포함하는 반도체 장치의 금속 배선 형성 방법.
- 삭제
- 제1항에서,상기 스페이서는 질화물질로 이루어지는 반도체 장치의 금속 배선 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060078288A KR100776141B1 (ko) | 2006-08-18 | 2006-08-18 | 반도체 장치의 금속 배선 형성 방법 |
| US11/839,171 US20080044998A1 (en) | 2006-08-18 | 2007-08-15 | Method of Fabricating Metal Interconnection of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060078288A KR100776141B1 (ko) | 2006-08-18 | 2006-08-18 | 반도체 장치의 금속 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100776141B1 true KR100776141B1 (ko) | 2007-11-15 |
Family
ID=39061945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060078288A KR100776141B1 (ko) | 2006-08-18 | 2006-08-18 | 반도체 장치의 금속 배선 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080044998A1 (ko) |
| KR (1) | KR100776141B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294367A (ja) | 1997-04-21 | 1998-11-04 | Sony Corp | 半導体装置の製造方法 |
| KR20000003436A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 반도체 소자의 콘택홀 형성 방법 |
| KR20040022621A (ko) * | 2002-09-09 | 2004-03-16 | 아남반도체 주식회사 | 반도체 소자의 다마신 패턴 형성 방법 |
| KR20050032228A (ko) * | 2003-10-01 | 2005-04-07 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| KR20050032241A (ko) * | 2003-10-01 | 2005-04-07 | 동부아남반도체 주식회사 | 반도체 소자의 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5658830A (en) * | 1996-07-12 | 1997-08-19 | Vanguard International Semiconductor Corporation | Method for fabricating interconnecting lines and contacts using conformal deposition |
| US6071812A (en) * | 1998-10-19 | 2000-06-06 | Taiwan Semiconductor Manufacturing Company | Method of forming a modified metal contact opening to decrease its aspect ratio for deep sub-micron processes |
| US6391757B1 (en) * | 2001-06-06 | 2002-05-21 | United Microelectronics Corp. | Dual damascene process |
| KR100428791B1 (ko) * | 2002-04-17 | 2004-04-28 | 삼성전자주식회사 | 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법 |
| KR100539272B1 (ko) * | 2003-02-24 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR100552855B1 (ko) * | 2003-12-31 | 2006-02-22 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
-
2006
- 2006-08-18 KR KR1020060078288A patent/KR100776141B1/ko not_active IP Right Cessation
-
2007
- 2007-08-15 US US11/839,171 patent/US20080044998A1/en not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294367A (ja) | 1997-04-21 | 1998-11-04 | Sony Corp | 半導体装置の製造方法 |
| KR20000003436A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 반도체 소자의 콘택홀 형성 방법 |
| KR20040022621A (ko) * | 2002-09-09 | 2004-03-16 | 아남반도체 주식회사 | 반도체 소자의 다마신 패턴 형성 방법 |
| KR20050032228A (ko) * | 2003-10-01 | 2005-04-07 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| KR20050032241A (ko) * | 2003-10-01 | 2005-04-07 | 동부아남반도체 주식회사 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080044998A1 (en) | 2008-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8872304B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN106033741B (zh) | 金属内连线结构及其制作方法 | |
| KR102399345B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2014533000A (ja) | 低誘電率配線層に基板貫通ビアのパターンを形成するための低誘電率誘電体保護スペーサ | |
| US20070232048A1 (en) | Damascene interconnection having a SiCOH low k layer | |
| JP2012038961A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US9837305B1 (en) | Forming deep airgaps without flop over | |
| JPH11186391A (ja) | 半導体装置およびその製造方法 | |
| TW569387B (en) | Semiconductor device with multilayer interconnection structure and method of manufacturing the same | |
| JP2008047582A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3526289B2 (ja) | 半導体装置の製造方法 | |
| KR20020011476A (ko) | 알씨 딜레이를 개선한 반도체소자의 금속배선방법 | |
| KR100776141B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| US10790227B2 (en) | Semiconductor device with interconnect structure and fabrication method thereof | |
| KR100607363B1 (ko) | 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법 | |
| KR100771370B1 (ko) | 반도체 장치의 금속 배선 및 그 형성 방법 | |
| KR100835423B1 (ko) | 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법 | |
| CN113838834B (zh) | 半导体器件、半导体器件的形成方法以及三维存储器 | |
| JP2003110017A (ja) | 半導体装置およびその製造方法 | |
| KR100475536B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100723253B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| KR101023073B1 (ko) | 반도체 소자의 제조방법 | |
| KR100682246B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100735479B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| KR20020068417A (ko) | 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |